JPS6182520A - デジタルフイルタ回路 - Google Patents
デジタルフイルタ回路Info
- Publication number
- JPS6182520A JPS6182520A JP20492484A JP20492484A JPS6182520A JP S6182520 A JPS6182520 A JP S6182520A JP 20492484 A JP20492484 A JP 20492484A JP 20492484 A JP20492484 A JP 20492484A JP S6182520 A JPS6182520 A JP S6182520A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cumulative addition
- coefficient data
- supplied
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、デジタルフィルタ回路ニ係す、特にその累
積加算結果の取り出し手段の改良に関する。
積加算結果の取り出し手段の改良に関する。
近時、例えば光学式；ンノ５クトディスクプレーヤ等に
おっては、そのデジタルデータ処理に際して、デジタル
フィルタ回路が使用されるようになってきている。
おっては、そのデジタルデータ処理に際して、デジタル
フィルタ回路が使用されるようになってきている。
第２図は、従来のデジタルフィルタ回路を示すものであ
る。すなわち、入力端子１１に供給されたＮビットの入
力データＸ （ｎ）は、ｔき込み読み出し記憶装置（以
下ＲＡＭという）１２に記憶され、順次乗算器１４に供
給される。また、読み出し専用記憶装置（以下ＲＯＭと
いう）１３に記憶されたＭピットの係数データは、順次
乗算器ｌイに供給される。
る。すなわち、入力端子１１に供給されたＮビットの入
力データＸ （ｎ）は、ｔき込み読み出し記憶装置（以
下ＲＡＭという）１２に記憶され、順次乗算器１４に供
給される。また、読み出し専用記憶装置（以下ＲＯＭと
いう）１３に記憶されたＭピットの係数データは、順次
乗算器ｌイに供給される。
そして、乗算器１４゛は、Ｎビットの入力データとＭビ
ットの係数データとを並列乗算し、Ｎ＋Ｍビットの乗算
結果を、Ｎ＋Ｍ＋αビットの加算器１５に出力する。こ
の加算器１５は、レジスタ回路ＩＣにラッチされている
１つ前の加算結果（Ｎ＋Ｍ＋αビット）と、乗算器１４
から出力される乗算結果とを加算して、その加算結果を
再びし・ノスタ回路１６に供給する。そして、このレジ
スタ回路１６では、加算器１５から出力される加算結果
をラッチし、再び加■器１５に出力し、ここに累積加算
が行なわれる。
ットの係数データとを並列乗算し、Ｎ＋Ｍビットの乗算
結果を、Ｎ＋Ｍ＋αビットの加算器１５に出力する。こ
の加算器１５は、レジスタ回路ＩＣにラッチされている
１つ前の加算結果（Ｎ＋Ｍ＋αビット）と、乗算器１４
から出力される乗算結果とを加算して、その加算結果を
再びし・ノスタ回路１６に供給する。そして、このレジ
スタ回路１６では、加算器１５から出力される加算結果
をラッチし、再び加■器１５に出力し、ここに累積加算
が行なわれる。
このようにして、予め現定された任意の回数だけ累積加
算が行なわれると、レジスタ回路１６からは、そのＮ＋
Ｍ＋αビット中のＭＳＢビット位置１８からＮビット分
の出力データＹ （ｎ）が出力端子１７にシリアルに出
力されるものでおる。
算が行なわれると、レジスタ回路１６からは、そのＮ＋
Ｍ＋αビット中のＭＳＢビット位置１８からＮビット分
の出力データＹ （ｎ）が出力端子１７にシリアルに出
力されるものでおる。
この場合、出力データＹ （ｎ）のＭＳＢビア）位置１
８は、畳込み回数や係数データ等を考慮して、最適な位
置に固定されている。
８は、畳込み回数や係数データ等を考慮して、最適な位
置に固定されている。
しかしながら、上記のような従来の、デジタルフィルタ
回路では、レジスタ回路１６から取り出されろ出力デー
タＹ （ｎ）のＭＳＢビット位１ｔ１Ｂが１ケ所に固定
されているため、例えば２種類以上のフィルタ特性を持
たせようとして、２種類以上の係数データを使いわける
ようにした見畳込み回数を変化させたシした場合に、Ｍ
ＳＢビット位置１８が最適な位置にならなくなるという
問題が生じる。
回路では、レジスタ回路１６から取り出されろ出力デー
タＹ （ｎ）のＭＳＢビット位１ｔ１Ｂが１ケ所に固定
されているため、例えば２種類以上のフィルタ特性を持
たせようとして、２種類以上の係数データを使いわける
ようにした見畳込み回数を変化させたシした場合に、Ｍ
ＳＢビット位置１８が最適な位置にならなくなるという
問題が生じる。
この発明は上記事情を考慮してなされたもので、複数種
類のフィルタ特性を持たせるために、係数データ及び畳
込み回数等を変化させても、常に最適な出力データを得
ることのでさる極めて良好なデジタルフィルタ回路を提
供することを目的とする０ 〔発明の概要〕 すなわち、この発明に係るデジタルフィルタ回路は、入
力データと係数データとを乗算し、該乗算結果を累積加
算するデジタルフィルタ回路において、外部信号に応じ
て前記係数データ及び累積加算回数を変化させることに
よシフィルタ特性を変える特性可変手段と、前記外部信
号に応じて前記累積加算結果を取９出てビット位置を変
化させる選択手段とを具備することにより、複数種類の
フィルタ特性を持たぞるために係数データ及び畳込み回
数等を変化させても、常に最適な出力データを得ること
ができるようにしたものである。
類のフィルタ特性を持たせるために、係数データ及び畳
込み回数等を変化させても、常に最適な出力データを得
ることのでさる極めて良好なデジタルフィルタ回路を提
供することを目的とする０ 〔発明の概要〕 すなわち、この発明に係るデジタルフィルタ回路は、入
力データと係数データとを乗算し、該乗算結果を累積加
算するデジタルフィルタ回路において、外部信号に応じ
て前記係数データ及び累積加算回数を変化させることに
よシフィルタ特性を変える特性可変手段と、前記外部信
号に応じて前記累積加算結果を取９出てビット位置を変
化させる選択手段とを具備することにより、複数種類の
フィルタ特性を持たぞるために係数データ及び畳込み回
数等を変化させても、常に最適な出力データを得ること
ができるようにしたものである。
以下、この発明の一実施例について図面を参照して詳細
に説明する。すなわち、入力端子１９に供給されたＮビ
ットの入力データＸ （ｎ）は、ＲＡＭ ２０に記憶さ
れ、順次乗算器２１に供給される。この乗算器２１には
、ＲＯＭ ２２ 、２３に記憶されたＭビットの係数デ
ータが、セレクター回路２４によって選択されて順次供
給されろ。
に説明する。すなわち、入力端子１９に供給されたＮビ
ットの入力データＸ （ｎ）は、ＲＡＭ ２０に記憶さ
れ、順次乗算器２１に供給される。この乗算器２１には
、ＲＯＭ ２２ 、２３に記憶されたＭビットの係数デ
ータが、セレクター回路２４によって選択されて順次供
給されろ。
そして、上記乗算器２１は、Ｎビットの入力データとＭ
ビットの係数データとを並列乗算し、Ｎ＋Ｍビットの乗
算結果を、Ｎ＋Ｍ＋αビットの加算器２５に出力する。
ビットの係数データとを並列乗算し、Ｎ＋Ｍビットの乗
算結果を、Ｎ＋Ｍ＋αビットの加算器２５に出力する。
この加算器２５は、レジスタ回路２６にラッチされてい
る１つ前の加算結果（Ｎ＋Ｍ＋αビット）と、乗算器２
ノから出力される乗算結果とを加算して、その加算結果
を再びレジスタ回路２６に供給する。そして、このレジ
スタ回路２６では、加算器２５から出力される加算結果
をラッチし、再び加算器２５に出力し、ここに累積加算
が行なわｎる。
る１つ前の加算結果（Ｎ＋Ｍ＋αビット）と、乗算器２
ノから出力される乗算結果とを加算して、その加算結果
を再びレジスタ回路２６に供給する。そして、このレジ
スタ回路２６では、加算器２５から出力される加算結果
をラッチし、再び加算器２５に出力し、ここに累積加算
が行なわｎる。
このようにして、所定の回数だけ累積加算が行なわれる
と、レジスタ回路２６からは、そのＮ＋Ｍ＋αビット中
の所定ビット数（上記Ｎよυも多い）分のデータがレジ
スタ回路２７に出力される。そして、このレジスタ回路
２７は、その所定ピット数中の所定のピット位置２８１
〜２８ｎがセレクター回路２９で選択され、該選択され
たピット位置２８１〜２ＪｎからＮビット分の出力デー
タＹ （ｎ）が出力端子３０にシリアルに出力されるも
のである。
と、レジスタ回路２６からは、そのＮ＋Ｍ＋αビット中
の所定ビット数（上記Ｎよυも多い）分のデータがレジ
スタ回路２７に出力される。そして、このレジスタ回路
２７は、その所定ピット数中の所定のピット位置２８１
〜２８ｎがセレクター回路２９で選択され、該選択され
たピット位置２８１〜２ＪｎからＮビット分の出力デー
タＹ （ｎ）が出力端子３０にシリアルに出力されるも
のである。
ここで、図中３１は、ＲＯＭセレクト信号の供給されろ
制御端子でちる。この制御端子３１に供給されたＲＯＭ
セレクト信号は、上記セレクター回路２４を制御し、Ｒ
ＯＭ２２．２３の係数データ料選択的に乗算器２１に導
くことに供されルトトもに、上記セレクター回路２９を
制御するデコーダ回路３２に供給される。
制御端子でちる。この制御端子３１に供給されたＲＯＭ
セレクト信号は、上記セレクター回路２４を制御し、Ｒ
ＯＭ２２．２３の係数データ料選択的に乗算器２１に導
くことに供されルトトもに、上記セレクター回路２９を
制御するデコーダ回路３２に供給される。
また、図中３ Ｊ Ｆｉ、累積加算回数選択信号の供給
さ九る制御端子である。ＣＣＩ制砲制子端子３３給され
た累積加算回数選択信号は、累積加算制御回路３４に供
給されろとともに、上記デフーグ回路３２に供給される
。このうち、累積加算制御回路３４Ｆｉ、上記ＲＡＭ
２０のアドレスを指示するＲＡＭアドレス回路３５、上
記ＲＯＭ２２゜２３のアドレスを指示するＲＯＭアドレ
ス回路３６及び上記レノスタ回路２６．２７等を統一的
に制御し、累積加算回数選択信号で指定された回数だけ
累積加算動作を行なわせるものでおる。
さ九る制御端子である。ＣＣＩ制砲制子端子３３給され
た累積加算回数選択信号は、累積加算制御回路３４に供
給されろとともに、上記デフーグ回路３２に供給される
。このうち、累積加算制御回路３４Ｆｉ、上記ＲＡＭ
２０のアドレスを指示するＲＡＭアドレス回路３５、上
記ＲＯＭ２２゜２３のアドレスを指示するＲＯＭアドレ
ス回路３６及び上記レノスタ回路２６．２７等を統一的
に制御し、累積加算回数選択信号で指定された回数だけ
累積加算動作を行なわせるものでおる。
さらに、上記デコーダ回路３；！ｆ−４、上記累積加算
回数選択信号（つ″！！シ累積加算回数）及びＲＯＭセ
レクト信号（つま９係数データ）に応じて、すなわちフ
ィルタ特性に応じて１．セレクター回路２９を制御して
最適なレジスタ回路２７のビット位置２８１〜２８ｎを
選択し、該選択されたビット位置２８１〜２８ｎから出
力データＹ （ｎ）をシリアルに取シ出すようにするも
のである。
回数選択信号（つ″！！シ累積加算回数）及びＲＯＭセ
レクト信号（つま９係数データ）に応じて、すなわちフ
ィルタ特性に応じて１．セレクター回路２９を制御して
最適なレジスタ回路２７のビット位置２８１〜２８ｎを
選択し、該選択されたビット位置２８１〜２８ｎから出
力データＹ （ｎ）をシリアルに取シ出すようにするも
のである。
したがって、上記実施例のような構成にこれば、畳込み
回数及び係数データを変えてフィルタ特性が変わること
に応じて、出力データＹ （ｎ）を取）出てビット位置
２８１〜２８ｎを変えるようにしたので、常に最適な出
力データＹ （ｎ）を得ることができるものでちる。
回数及び係数データを変えてフィルタ特性が変わること
に応じて、出力データＹ （ｎ）を取）出てビット位置
２８１〜２８ｎを変えるようにしたので、常に最適な出
力データＹ （ｎ）を得ることができるものでちる。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができるＯ〔発明の効果〕 したがって、以上詳述したようにこの発明によれば、複
数種類のフィルタ特性を持たせるために、係数データ及
び畳込み回数等を変化させても、常に最適な出力データ
を得ることのできる柩めて良好なデジタルフィルタ回路
を提供することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができるＯ〔発明の効果〕 したがって、以上詳述したようにこの発明によれば、複
数種類のフィルタ特性を持たせるために、係数データ及
び畳込み回数等を変化させても、常に最適な出力データ
を得ることのできる柩めて良好なデジタルフィルタ回路
を提供することができる。
第１図はこの発明に係るデ・ゾタルフィルタ回路の一実
施例を示すブロック構成図、第２図は従来のデジタルフ
ィルタ回路を示すブロック構成図である。 １１・・・入力端子、１２・・・ＲＡＭ、 １３・・
・ＲＯＭ 。 １４・・・乗算器、１５・・・加算器、１６・・・レジ
スタ回路、１７・・・出力端子、１８・・・ＭＳＢビッ
ト位置、１９・・・入力端子、２０・・・ＲＡＭ、２１
・・・乗算器、２２．２３・・・ＲＯＭ、２４・・・セ
レクター回路、２５・・・加算器、２６．２７・−・レ
ジスタ回路、２８１〜２８ｎ・・・ビット位置、２９・
−・セレクター回路、３０・・・出力端子、３１・・・
制御端子、３２・・・デコーダ回路、３３・・・制御端
子、３４・・・累積加算制御回路、３５・・・ＲＡＭア
ドレス回路、３６・・・ＲＯＭ ７ドレス回路。 出願人代理人 弁理人 鈴 江 武 彦第１図
施例を示すブロック構成図、第２図は従来のデジタルフ
ィルタ回路を示すブロック構成図である。 １１・・・入力端子、１２・・・ＲＡＭ、 １３・・
・ＲＯＭ 。 １４・・・乗算器、１５・・・加算器、１６・・・レジ
スタ回路、１７・・・出力端子、１８・・・ＭＳＢビッ
ト位置、１９・・・入力端子、２０・・・ＲＡＭ、２１
・・・乗算器、２２．２３・・・ＲＯＭ、２４・・・セ
レクター回路、２５・・・加算器、２６．２７・−・レ
ジスタ回路、２８１〜２８ｎ・・・ビット位置、２９・
−・セレクター回路、３０・・・出力端子、３１・・・
制御端子、３２・・・デコーダ回路、３３・・・制御端
子、３４・・・累積加算制御回路、３５・・・ＲＡＭア
ドレス回路、３６・・・ＲＯＭ ７ドレス回路。 出願人代理人 弁理人 鈴 江 武 彦第１図
Claims (1)
- 入力データと係数データとを乗算し、該乗算結果を累積
加算するデジタルフィルタ回路において、外部信号に応
じて前記係数データ及び累積加算回数を変化させること
によりフィルタ特性を変える特性可変手段と、前記外部
信号に応じて前記累積加算結果を取り出すビット位置を
変化させる選択手段とを具備してなることを特徴とする
デジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20492484A JPS6182520A (ja) | 1984-09-29 | 1984-09-29 | デジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20492484A JPS6182520A (ja) | 1984-09-29 | 1984-09-29 | デジタルフイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182520A true JPS6182520A (ja) | 1986-04-26 |
Family
ID=16498617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20492484A Pending JPS6182520A (ja) | 1984-09-29 | 1984-09-29 | デジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265311A (ja) * | 1988-06-03 | 1990-03-06 | Hughes Aircraft Co | ウインド内の信号に重み関数を供給する装置並びに無線周波数信号を処理する装置及び重み関数を供給する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169923A (en) * | 1980-06-03 | 1981-12-26 | Mitsubishi Electric Corp | Digital low-pass filter device |
| JPS58195317A (ja) * | 1982-05-10 | 1983-11-14 | Matsushita Electric Ind Co Ltd | デイジタル信号変換装置 |
-
1984
- 1984-09-29 JP JP20492484A patent/JPS6182520A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169923A (en) * | 1980-06-03 | 1981-12-26 | Mitsubishi Electric Corp | Digital low-pass filter device |
| JPS58195317A (ja) * | 1982-05-10 | 1983-11-14 | Matsushita Electric Ind Co Ltd | デイジタル信号変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265311A (ja) * | 1988-06-03 | 1990-03-06 | Hughes Aircraft Co | ウインド内の信号に重み関数を供給する装置並びに無線周波数信号を処理する装置及び重み関数を供給する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1175154A (en) | Shift circuit | |
| US5706058A (en) | Gamma correction circuit for correcting video data obtained by photoelectric transfer and having a non-linear characteristic | |
| JPH0225987A (ja) | 画像処理集積回路装置 | |
| US4958311A (en) | Composite finite impulse response digital filter | |
| JPH082014B2 (ja) | 多段デジタル・フィルタ | |
| JPS6182520A (ja) | デジタルフイルタ回路 | |
| WO1986006521A1 (en) | Address expanding system | |
| JP3837386B2 (ja) | 情報処理装置 | |
| JPH04222111A (ja) | ディジタルフィルタ | |
| JP3042266B2 (ja) | メモリアクセス方法 | |
| JP2003196156A (ja) | 情報処理装置および情報処理方法 | |
| JP3252029B2 (ja) | 符号化装置及び符号化方法 | |
| KR0147408B1 (ko) | 디지탈 감마 보정회로 | |
| JPS6124728B2 (ja) | ||
| JPS58169674A (ja) | デイジタルデ−タ処理装置 | |
| JP4545272B2 (ja) | デジタルアッテネータ、デジタル減衰処理方法 | |
| JPS58147223A (ja) | デイジタルフイルタ | |
| JPH06119167A (ja) | ディジタル信号処理回路 | |
| JPH0544040B2 (ja) | ||
| KR950001063B1 (ko) | 패턴롬을 이용한 2바이트 완성형 한글처리방법 | |
| JPH04264918A (ja) | シフト演算回路 | |
| JP3392413B2 (ja) | ２レベルマイクロ制御方式及び方法 | |
| JP3000293B2 (ja) | 仮想シフト回路 | |
| JPH0517574B2 (ja) | ||
| JPH04196726A (ja) | 可変長符号復号装置 |