JPS6180919A

JPS6180919A - 誤り訂正制御回路

Info

Publication number: JPS6180919A
Application number: JP59201915A
Authority: JP
Inventors: Akira Matsushita; 明松下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は誤り訂正制御回路に係り、特に誤り訂正が正常
に行なわれたかどうかの誤り訂正状態の検出をする誤り
訂正制御回路に関する。

〔発明の技術的背景とその問題点〕

テレビジョン信号の垂直帰線期間内で今まで無信号部分
でちった水平走査期間に、ディジタル信号を重畳して伝
送する文字放送システムが開発されている。この文字放
送の伝送方式には１文字−図形情報を画素に分解して伝
送するパターン伝送方式と、符号化して伝送する符号化
伝送方式がおる。符号化伝送方式は、パターン伝送方式
に比べて単位時間当りの情報伝送量が多い点を大きな特
徴としているが、ディジタル信号の形で伝送する間に発
生する符号の誤りが、誤字・脱字となって表示される問
題がある。

そこで、符号化伝送方式の文字放送システムにおいては
、ディジタル信号の誤りに対して誤り訂正を行なって、
ディジタル信号処理に対する信頼性の向上を計ることが
提案された。この誤り訂正を行なうために、　（２７２
，１９０）短縮化差集合巡回符号を用いた訂正方式が開
発された。例えば、ｉｉ波技術審議会答申第４編第１７
１頁乃至第１９０頁に記載されておｐ、以下１図面を参
照してこの訂正方式について説明する。

文字放送信号のフォーマットを示す第７図において１文
字放送信号の１データパケツトは同期部。

情報部、誤り訂正部から構成されている。上記同期部を
構成する１６ピントのクロックランイン信号（ＣＲＩ）
は１文字放送信号のデータをサンプリングする丸めのサ
ンプリングクロックの位相同期をとる丸めでアシ、一方
８ビットのフレーミングコード（ＦＣ）によってデータ
を８ビツト（１バイト）単位で取シ込むためのバイト同
期をとっている。情報部のサービス識別コード（ＳＩ／
ＩＮ　））１８ビツトの伝送方式等を示すコードで６Ｄ
、パケット制御コード（ＰＣ）は６ビツトのデータパケ
ットの連続性等を示すコードである。さらにこのＰＣに
引き続くｎバイトのデータ部によって清報部は構成され
る。

この１９０ビツトの情報部に生じた誤りを訂正するため
、情報部の後には８２ビツトの誤り訂正部が付加されて
いる。チェック符号Ｐ０〜Ｐ、１から成る誤り訂正部の
付加により、情報部及び誤り訂正部を合せた２７２ビツ
ト中に生じた８ピツ）１での符号誤りを訂正することが
可能となっている。

次に、上述した構成の文字放送信号の誤υ訂正を行なう
従来の誤り訂正制御回路を第８図に示してその説明をす
る。

同図において、　ＲＡＭ　１１には受信した文字放送信
号の１データパケツト中、情報部及び誤１）訂正部の計
２７２ビットのデータが格納されており、訂正動作終了
後には訂正されたデータが格納される。

このＲ・にＭｌｌへのデータの入出力はすべてＣＰＵ１
２及びプログラムＲＯＭ１３によって行なわれる。上記
ＲＡＭ　１１から読み出された８ビット単位の訂正前の
並列データは並列直列変換シフトレジスタ１４によって
１ビット単位の直列データＤに変換されて。

２７２ビツトシフトレジスタに供給される。同時に。

直列データＤはシンドロームレジスタ１６にも与えられ
る。このシンドロームレジスタ１６は２７２ビツトのデ
ータのシンドローム演算を行なう。このシ　　１ンドロ
ーム演算の結果に応じて多数決回路１７は訂正を行なう
か否かの判定を行なう。この判定出力によシ訂正回路１
８では、シフトレジスタ１５から出力される直列データ
Ｄを訂正する。ここで、２７２ビツトのシフトレジスタ
１５は、上記シンドロームレジスタ１６からの演算結果
出力が２７２ビツト分遅延するので、データとこの演算
結果との同期をとるための遅延回路として動作している
。直列並列変換シフトレジスタ１９は、訂正回路１８か
ら出力される訂正後のデータＣＤを８ビツトの並列デー
タに変換する。この並列データはＣＰＵ１３を介してＲ
ＡＭ１１に再び格納される。なお、タイミング発生回路
２０はクロックＣＫを基に上記レジスタ１４．１５．１
６゜１９のシフトクロック５ＣＬＫを生成する。

この誤り訂正方式では、上述したように２７２ビツトの
データ中８ビットに生じた誤りは検出できるが、それ以
上データが誤った場合は訂正できない。そこで、誤りが
正常に訂正されたかどうかを検出する誤り検出を行なっ
ている。これは、誤り訂正が行なわれた後に、上記シン
ドロームレジスタ１６の８２個の全レジスタの内容を見
ることによって行なえる。即ち、誤り訂正が２７２ビツ
ト全て正しく行なわれるとその内容は全て０″となり１
行なわれなかったときは１個以上′″１″が存在する。

そこで、上記レジスタ１６が保持する羽ビットのシンド
ロームデータをオア回路ガによってオア演算し、その演
な結果をｌ１０２２を通してＣＰＵ１３が読み込んでい
る。

次に、上記構成の従来の誤カ訂正制御回路の動作を説明
する。

まず、ＣＰＵ１３はａ、ｖｖ　１１の書き込みパルスＷ
Ｅを＠Ｈ”にして読み出し状態とし、　Ｒ／、Ｍ　１１
に格納された訂正前のデータを１バイト単位で読み込み
、並列直列変９シフトレジスタ１４にロードパルスＬＤ
を出力してこのデータを書き込む。このロードパルスＬ
Ｄを基準として、タイミング発生回路２０は供給される
クロックＣＫからシフトクロック５ＣＬＫを生成してシ
フトレジスタに出力する。このシフトクロック５ＣＬＫ
によって直列に変換されたデータＤは、２７２ビツトシ
フトレジスタ１５及びシン）°ロームレジスタに供給さ
れる。なお、シンドロームレジスタ１６では供給される
データＤに対して頭次シンドローム演算を行なう。以上
の動作が繰り返され、３４パイ）　（２７２ビツト）の
デーメ全てが上記レジスタに供給されると、以後誤り訂
正が行なわれる。

ｗＡ９訂正時には、上記Ｒ，ＡＭＩＩの４き込みパルス
ＷＥをＣＰＵ１３が＠Ｌ”にして、ＲＡＭ１１を書き込
み状態にし、訂正されたデー夕を再びＲ，Ｉｌｕ’ｖｉ
ｌｌに書き込めるようにしておく。２７２ビツトシフト
レジスメ１５とシンドロームレジスタ１６ハシフトクロ
ツク５ＣＬＫによυ１ビットずつシフトされる。このと
き、シンドロームレジスタ１６ｆｄシンドローム演ｘｔ
−同時に行ない、シンドロームを多数決回路１７　Ｋ供
給する。このシンドロームの多数決を多数決回路１７で
判定して、データＤを訂正するかどうかの判定をする。

この判定のタイミング、即ち誤り訂正信号の送出タイミ
ングは、シフトレジスタ１５ニヨってデータを遅延させ
ているので、訂正すべきデータ、′　　と同期がとられ
ておジ、訂正回路１８にて訂正動作、１：　　　が行な
われる。訂正データＣＤは直列並列変換シフトレジスタ
１９で８ビツトの並列データに変換される。この並列デ
ータをＣＰＵ１３がリードパルスＲＩ）によって上記シ
フトレジスタ１９から読み出し、ＲＡＭＨに書き込む。

以下、上記訂正動作及び訂正デー！格納動作が繰夛返さ
れ、１パケット分のデータがＲＡＭ　１１に訂正されて
格納される。

その後、シンドロームレジスタ１８内の８２個のレジス
タの内容をオア回路４がオア演算することによって、上
述の訂正動作が正しく行表われたかどうか検出する。こ
の検出結果はｌ１０２２Ｋ　ＣＰＵ　１３が四−ドパル
スＬＤを与えることＫよって、ＣＰＵ１３が読み取る。

以上のように、ｌ１０２２からの出力によって、誤り訂
正が正常に行なわれたか否かの検出をすることができる
。

上述したように、との誤り訂王制、御回路では。

訂正の状態を検出するのにシンドロームレジスタ１８の
各レジスメ出力をオア回路２１でオア演算して行なって
いる。ところが、上記オア回路２１は８２人力のオア演
算を行なうために１回路規模及びその配線長も莫大なも
のとなる。特Ｋ、この誤り訂王制御回路をＩＣ化する際
には％に問題となる。

〔発明の目的〕

本発明の目的は、誤り訂正が正常になされたか否かの唄
り訂正状態の検出を１回路規模を増大させることなく行
なえる誤υ訂正制御回路を提供することにある。

〔発明の概要〕

この発明では１例えば第１図に示すように、シンドロー
ムレジスタ父に保持されている８２ビツトのシンドロー
ムデータを、訂正状態検出回路１２０が１ビツトづつ読
み出す。この訂正状態検出回路１２０は上記シンドロー
ムデータが０”から”１”に変化したことを保持するこ
とによって、誤り訂正動作が正常に行なわれなかつたこ
とを検出し、この検出結果をＲＡＭ３０に書き込むこと
によって上記目的を達成している。

て発明の実施例〕以下、図面を参照して本発明の誤り訂正制御回路を符号
化伝送方式の文字放送受信装置に適用した場合の一実施
例について説明する。

まず、この実施例の概要を第１図に示す回路図を参照し
て説明する。第１図において、几ＡＭ３０には上述した
ように受信した文字放送信号の１データパケット中、情
報部及び訂正部の計２７２ビットのデータが格納されて
おシ、訂正動作終了後には訂正されたデータが格納され
ることになる。なお。

文字放送信号受信時におけるこのＲＡＭ３０へのデータ
の入力及び、訂正動作終了後におけるＲＡＭ３０からの
データの入出力は図示しないＣＰＵ及びプログラムＲＯ
Ｍによって行なわれ、訂正動作における几ＡＭ３０から
のデータの入出力はＣＰＵ及びＲＯＭは関与していない
。並列直列変換シフトレジスタ４０は上記ＲＡＭ３０か
ら読み出した８ビット単位の並列データを直列データＤ
に変換出力する。この直列データＤを８２ビツトのシフ
トレジスタから構成されるシンドロームレジスタ父はシ
ンドローム演Ｘ　Ｌ。

多数決回路ωがこの演算結果をもとに、データＤを訂正
するか否かの判定を行なう。この多数決回路ωは、シン
ドロームレジスタ父から供給されるシンドロームデータ
を１７の所定のグループに分け。

夫々のグループ内で排他的論理和演算を行なり。

そして、１７のグループの演算結果＠１″の数が１０以
上であれば誤υ有りと判定して１判定出力Ｃを供給する
。この判定出力Ｃは排他的論理和ゲートで構成される訂
正回路７０　Ｋ供給され、シフトレジスタ４０から出力
されるデータＤを訂正する。また。

上記判定出力ＣはシンドロームレジスタＩにシンドロー
ム・リセット・パルスとしても供給され。

ジンドロームレジスメカのクリアを行なう。

訂正回路７０から出力される訂正後のデータＣＤを、直
列並列変換シフトレジスタ（資）は８ビツトの並列デー
タに変換して再びＲＡＭ　３０に格納する。そして、ス
イッチ匍の切換えＫよって上記シフトレジスタ４０から
出力されるデータＤの供給先を切換え、誤り訂正信号の
出力と訂正されるべきデータとの同期をとっている。な
お、タイミング発生回路１００はクロックＣＫを基に、
上記各回路の訂正動作時のタイミングを制御する。

さらに、この実施例の特徴をなす、誤り訂正が正常に行
なわれたか否かを検出する訂正状態検出回路１２０は、
誤り訂正後上記シンドロームレジスタ団の保持するシン
ドロームデータ５ｔ−ｉビットづつ読み込み、１１′を
検出すればその状態を保持する。上記シンドロームデー
タＳ及び検出状態を示すデータはデータ８Ｄとして、ス
イッチ１３０を介して直列並列変換シフトレジスタ（資
）がＲＡＭ　３０に格納する。

次に、第２図及び第３図を参照して、上記構成の実施例
の動作の概要を説明する。

この実施例では、上述したように訂正動作をＣＰＵに依
らないで行なっている。また、この誤υ訂正動作は大別
すると３つに分けられる。

まず、１つはＲＡＭ　３０に格納されている２７２ビツ
トのデータをシフトレジスタ４０を介してジンドローム
レジスメカに書き込み、シンドローム演算を行なわせる
動作である。第２は、シンドロームレジスタ（資）に入
っている演算結果のデータを基に。

多数決回路ωで訂正を行なうか否かの判定をするととも
に、几ＡＭ３０から再び訂正前のデータを読み　　！出
して、訂正回路７０で訂正を行なった後ＲＡＭ　３０に
訂正データを格納する動作である。第３は、この実施例
の特徴をなすジンドロームレジスメカに保持されている
シンドロームデータＳを訂正状態検出回路１２０に供給
して訂正状態を検出し、その検出結果をＲＡＭ３０に書
き込む動作である。

上記訂正動作は１図示しないＣＰＵがスタート信号ＳＴ
Ｒをタイミング発生回路１００に出力して始まる。即ち
、第３図に示すタイミング発生回路１００において、ス
タート信号ＳＴＲ（第３図ａ）がＳＲ，−７リツプフロ
ツプ（以下ＦＦという）１ｏ１のセット端子Ｓに印加す
るとＦＦ　１０１のＱ出力（第３図ｂ）は＠Ｈ”となシ
、　Ｄ−ＦＦ１０２のＱ出力（第３図Ｃ）もクロックＣ
Ｋ（第３図ｊ）の立ち上シで＠Ｈ″となる。この＠Ｈル
ベルのＱ出力がアンドゲート１０３）〜１０５に印加し
ア、ヵウ□１０６〜１０８はリヤ。

トが解除されるのでクロックＣＫのカウント動作を開始
する。カウンタ１０６のＱ１〜Ｑ４出力はタイミングデ
コーダ１０９でデコードされて、１バイトのデータを制
御するための各種パルスＬＤ、　５ＣＬＫ、　ＷＥｌ（
第３図ｆ−ｉ）及びカウンタ１０６のリセットパルスと
してＱ、が生成される。カウンタ１０７はＱ、をクロッ
クとして計数し、その出力Ｑ６〜Ｑｕはタイミングデコ
ーダ１１０に入力されて、３４バイト分の制御が終了し
たかどうかが検出される。このタイミングデコーダ１１
０からは、第１の動作と第２及び第３の動作を規定する
ためＱ＋ｔ　ａ　、！：Ｑ＋ｔｂが出力され、次段のカ
ウンタ１０８のクロックとなる。このＱ、□はＵバイト
単位からなる第１の動作を規定するためカウンタ１０７
の計数値があのとき出力され、一方、　Ｑｔｔｂは４６
バイト単位からなる第２及び第３の動作を規定するため
計数値が４６のとき出力される。

このＱ１□＋　Ｑｔｔｂをクロックとしてカウンタ１０
８は計数し、カウンタ１０８のＱＣｓ出力が”Ｌ′で第
１の動作を、′Ｈ＃で第２及び第３の動作を行なう。こ
の出力Ｑ１．はスイッチ信号ＳＷ（第３図ｅ）としてス
イッチ（イ）の切換えを行なうとともに、上記Ｑｔｔａ
＋　Ｑｘｚｂのいずれか一方をカウンタ１０８のクロッ
クとするための切換えも行なう。さらに、タイミングデ
コーダ１１０からは、第２の動作と第３の動作を区別す
るために、ゲート信号ＧＡＴＥ　（第３図ｄ）が出力さ
れる。マ九、このゲート信号ＧＡＴＥｉはスイッチ１３
０の切換えを行なう。第２及び第３の動作が終了してＱ
＋４出力（第３図ｆ）が°Ｈ”となると、　ＦＦ　１０
１　。

１０２がリセットされて訂正動作は終了する。

次に、上記第１の訂正動作を第３図の期間Ｔ１を拡大し
て説明する。この動作は、スタート信号５Ｔｎ（第３図
ｋ）によって開始され、１バイトの動作を制御するタイ
ミングデコーダ１０９から各種パルスが発生される。こ
の１バイトの動作はクロックＣＫ（第３図ｊ）１１個分
で行なわれる。まず。

ロードパルスＬＤ（第３図ｎ）により１バイトのデータ
が、データバスを介してシフトレジスタ４０に格納され
る。このときのアドレス（第３図ｒ）は。

あバイト分の制御を行なうカウンタ１０７のＱ、〜Ｑｕ
出力Ｂ０として与えられる。その後シフトクロック５Ｃ
ＬＫ（第３図Ｇ）が８個出力され、シフトレジスタ４０
から直列データＤが出力される。このとき、カウンタ１
０８のＱｔｓ出力、即ちスイッチ信号ＳＷ（第３図ｅ）
は＠Ｌ″であるので、スイッチ（イ）はａ側に４１　　
なっている。従って、直列データＤはシンド冒−ムレジ
スタ５０に入力され、シンドローム演算が行なわれる。

ここで％第６のシフトクロック５ＣＬＫと第７のそれの
間のタイミングで、デコーダ１０９からライトパルスＷ
ＥＩが出力されるが、上記スイッチ信号ＳＷによ）ナン
トゲート１１１でゲートされるため、ライトパルスＷＥ
は出力されない。従って。

ＲＡＭ３０に対して書き込みは行なわれない。そして。

■クロック目でデコーダ１０９のＱ、出力（第３図ｑ）
がなされ、カウンタ１０７がカウントアツプされるとと
もに、Ｑｌ出力はインバータ１１２を介してカウンタ１
０６のリセット端子Ｒに印加されるので、カウンタ１０
６がリセットされる。

上記Ｕクロック単位から成る１バイト分のデータの書き
込みがＵ回行なわれ、シフトは−ムレジスタ５０に３４
バイト（２７２ビツト）のデータが入力されると、デコ
ーダ１１０かもＱｌｌ、が出力される。

このとき、スイッチ１１５はカラ／り１０８のＱ４出力
が１Ｌ″であるためａ側になりておシ、上記出力Ｑｔｔ
ｍがＱｔｔとして上記カウンタ１０８に与えられる。

これによ）、カウンタ１０８がカウントアツプされると
ともに、　Ｑｓｚのインバータ１１３を介した出力によ
シカウンタ１０７がリセットされるので、Ｑ１１出力（
第３図ｅ）が＠Ｈ”となシ、上記スイッチ１１５をｂ側
に倒して第１の訂正動作が終了して第２の訂正動作に移
る。

第２の訂正動作は、第３図の期間Ｔ２を拡大して示すよ
うに、シンドロームレジスタ団に入っている演算結果の
データを基に多数決回路ωで訂正するか否かの判定を行
ない、データを訂正して再びＲＡＭ３０に格納するもの
である。まず、第１の訂正動作時と同様に四−ドパルス
ＬＤ（第３図ｎ）がＲＡＭ３０及びシフトレジスタ４０
に出力され％Ｒ，ＡＭ　３０のアドレスＢｅ（第３図ｒ
）に格納されているデー／１バイトがシフトレジスタ４
０に書き込まれる。

書き込まれた１バイトの並列データは、シフトクロック
５ＣＬＫ（第３図Ｏ）を基に直列データＤととして出力
される。このときスイッチ信号８Ｗ（第３図５りは上述
のように第２の訂正動作では＋ｗ　Ｈ＠となりているの
で、スイッチ（イ）はｂ側に接続され、上記直列データ
Ｄは訂正回路７０に供給される。同時に、シンドローム
レジスタ父の演算結果は上述した多数決回路ωで判定さ
れ、１ビット単位で出力される判定出力Ｃによシ直列デ
ータＤは訂正回路７０にて訂正される。訂正されたデー
タＣＤはシフトクロック５ＣＬＫに基づいて、直列並列
変換シフトレジスタ（資）に１ビ、トづつ格納される。

ここで、この実施例による上記訂正されたデータをＲＡ
Ｍ３０に書き込むときの特徴を説明する。

上記ＲＡＭ　３０には受信した文字放送信号のうち、情
報部と誤り訂正部の計２７２ビットが格納されているが
、その格納の仕方は第６図１に示すようＫ。

伝送された順に１バイト単位で、即ち伝送単位でなされ
る。ところが、第７図を参照して説明したように、ＳＩ
／ＩＮは８ビツト、ＰＣは６ビツトであるため、データ
部の１バイト単位のデータは２バイトにまたがって格納
されてしまう。例えば、データ部の第１バイトは第６図
１で示すと、Ｄ１４〜Ｄ！１とな’）、ＢｓとＢ、にま
たがってしまう。従りて、このデータ部のデータを処理
する際には、伝送単位のデータを一旦処理単位のデータ
は変換しなければならない。

そこで、この実施例では、ＲＡＭ３０に格納された訂正
前のデータを訂正して再びＲＡＭ　３０に格納する際、
上述した伝送単位のデータを処理単位のデータに変換し
て格納している。以下、そのデータ変換について説明す
る。

６クロツクのシフトクロック８ＣＬＫによって６ビツト
分のデータＤの訂正が行なわれ、シフトレジスタ（資）
に格納されると、タイミングデコーダ１０９からはライ
トパルスＷＥ１が出力される。このとき、スイッチ信号
ＳＷ（第３図ｅ）は＠Ｈ”であるため、ナントゲート１
１１からはライトパルスＷＥ（第３図ｐ）が出力され、
シフトレジスタ（資）に格納され九訂正データは処理単
位のデータとして第６図すに示すＲＡＭ３０に書き込ま
れる。このときの書き込みアドレス（第３図ｒ）は、カ
ウンタ１０７のＱ、〜Ｑ□出力及びカウンタ１０６のＱ
４出カ（第３図Ｓ）′″Ｈ”を合成したアドレスＢ０と
して与えられる。

その後、シフトクロック５ＣＬＫが２個出力され。

シフトレジスタ２０内に残っている２ビツトのデータは
、シフトレジスタ（９）に移される。そして、デコーダ
１０９の鵡出力（第３図ｑ）によってカウンタ１０７が
カウントアツプされるとともに、Ｑｌ出力はインバータ
１１２を介してカウンタ１０６のリセット端子Ｒに印加
されるので、カウンタ１０６がリセットされる。これＫ
より１次の１バイト分のデータ変換動作に入る。

上記１１クロック単位から成る１バイト分のデータの訂
正動作がｕ回行なわれ、第６図すに示すようにＲＡＭ３
０にデータＤ０〜Ｉ）ｆｉｓｌが格納される。ここでｓ
　Ｑｓｓ出力（第３図ｅ）は＠Ｈ２であるので、タイ建
ング発生回路１００のスイッチ１１５はｂ側に倒れてい
るので、カウンタ１０７の計数値が弱のとき出力される
ＱｔｚｂがＱｌとして出力される。従って、この時点で
はまだ、Ｑｕは出力されないのでカウンタ１０８はカウ
ントアツプせず％Ｑ１４は出力されない。

その後、２個シフトクロック５ＣＬＫが出力されると残
っていたデータＤ、っ＋　Ｄ！？１も訂正されて、シフ
トレジスタ（資）に格納される。そして、カウンタ　　
１１０７の計数値が具、カウンタ１０６の計数値が３に
なった時点でゲート信号ＧＡＴＦ）　（第３図ｄ）が＠
Ｈ″となシ、以後カウンタ１０７の計数値が４６になる
まで保持てれる。これによって、スイッチ１３０はａ側
に倒れて、第３図のＴ１で示す期間に、第３の動作、即
ち訂正状態の検出動作が行なわれる。

次に、この第３の動作を第４図及び第５図を参照して説
明する。

訂正状態検出回路１２０の詳細を示す第４図において、
ＦＦ１２１のＱはゲート信号ＧＡＴＥが′″Ｌ′の期間
、即ち第３の動作以外の期間は１Ｈ″を出力する。

ナンドゲー）　１２２．　ＦＦ１２３によってシンドロ
ームデータＳの状態を検出し、上記ＦＦ　１２１がその
状態を保持する。この保持結果をナントゲート１２４が
８Ｄとしてシフトレジスタ（資）に供給する。

第５図に示す訂正状態検出回路１２０の各部のタイムチ
ャートを参照して、その動作を説明する。

まず、信号ＧＡＴＥ　（第５図ａ）が“Ｈ”となってＦ
Ｆ　１２１のセット状態を解除する。ナントゲート１２
２は、上記シンドロームレジスタ艶から供給されるシン
ドロームデータＳ（第５図Ｃ）を、上記信号ＧＡＴＥに
よってゲートし、誤り情報を示すシンドロームデータＳ
ｔ（ｍｓ図ｄ）のみを出力する。このデータＳ、をＦＦ
１２３がシフトクロック５ＣＬＫ（第５図ｆ）によって
ラッチし、Ｑ出力（第５図ｅ）する。ここで、シンドロ
ームデータＳが＠　Ｏ＄１であれば、上記ＦＦ１２３の
Ｑ出力は′″Ｈ２を維持しているので、ＦＦ１２１はリ
セットされることなく、＠Ｈ”を出力し続ける。従って
、ナントゲート１２４からは１０”の訂正状態信号８Ｄ
（第５図ｆ）が出力される。

上記訂正状態検出回路１２０に、シンドロームデータＳ
として′１”が入力されると、データＳｉはＬ”とな夛
、これをＦＦ　１２３がラッチする。このため、ＦＦ　
１２３のＱ出力は＠Ｌ″となるのでＦＦ１２１はリセッ
トされ、ＦＦ１２１のＱ出力は”Ｌ”となる。以後、シ
ンドロームデータＳの値にかかわらずとのＱ出力は保持
される。従って、訂正状態信号８Ｄは＠Ｈ′″を出力し
続ける。

上記訂正状態信号８Ｄは、スイッチ１３０を介してシフ
トレジスタ８０に供給され、上述の第２の゛動作時と同
様にしてＲＡＭ３０のアドレスＢ工〜Ｂ４４に格納され
る。この格納の様子をＷＩ６図ＣＫ示す。

訂正状態検出回路１２０に８２ビツトのシンドロームデ
ータＳが供給された後も、さらに１バイト分のシフトク
ロック５ＣＬＫを供給して、訂正状態信号ＳＤをＲＡＭ
（資）のアドレスＢ４１に格納する。このとき、上述し
たように８２ビツトのシンドロームデータ中に１ビツト
でも＠１″のデータが存在すると、訂正状態信号ＳＤは
”Ｈ”となっている。従って、第６図ｄに示す工うに、
正常に訂正されなかった場合には、アドレスＢ４；の１
バイトはすべて”１”（１６進数で＠ＦＦ”）が格納さ
れ、正常に訂正された場合には。

スヘて１０″が格納される。よって、このアドレスＢｕ
を参照することにより、訂正が正常に行なわれたか否か
が検出できる。

以上、４６バイト分のデータの格納が終了すると、デコ
ーダ１１０からＱｔ＊ｂが出力される。このＱｌ！ｂは
Ｑｌ！としてカウンタ１０８をカウントアツプされるの
で、　Ｑ、４　（第３図ｆ）が出力される。このＱ！４
出力はインバータ１１４を介してＦＦｌ０Ｉ、　１０２
のリセット端子几に供給されるので％ＦＦＬＯＩ　、　
１０２はリセットされる。従りて、カウンタ１０６〜１
０８はリセットされてカラ／り動作を停止するので、第
１乃至第３の動作からなる誤り訂正動作は終了する。

以上説明したように１本実施例では、ジンドロームレジ
スタカに保持されている８２ビツトのシンドロームデー
タＳを、訂正状態検出回路１２０が１ビツトづつ読み出
して、このデータＳが９０”から＠１″に変化したこと
を保持することによって、誤り訂正動作が正常に行々わ
れなかつたことを検出しているので、８２人力のオア回
路を必要とせず回路規模を増大させることはない。

また、この実施例ではジンドロームレジスタカへの訂正
すべきデータの書き込み、直列並列変換シフトレジスタ
（資）からの訂正されたデータの読み出しをハード的に
行なっている。ので、データの入出力に要する時間を短
縮でき、ひいては誤り訂正動作を高速に行なうことがで
きる。そして、誤り訂正するか否かを判定する判定出力
Ｃと訂正されるべきデータＤとの同期を、並列直列変換
シフトレジスタ切に上記データＤを書き込むタイミング
でとって−るため、従来必要としていた２７２ビツトの
シフトレジスタが不要となシ１回路規模を縮少できる。

これは、特に誤り訂正回路をＩＣ化する際には極めて有
効である。

さらに、この実施例ではＲＡＭ　３０のアドレスＢｏ〜
Ｂｕに伝送単位で格納されている誤り訂正前のデータを
、誤り訂正後はアドレスＢ０〜Ｂｕに処理単位で再格納
しているので、　ＣＰＵは直接データを処理することが
できる。

なお１本発明は文字放送ンステムに限定されるものでは
ない。

〔発明の効果〕

本発明によれば１回路規模を増大させることなく誤り訂
正が正常に行なわれたか否かの検出が行なえる。

【図面の簡単な説明】

第１図は本発明の誤り訂正制御回路に係る一実施例を示
す回路図、第２図及び第４図は夫々第１図に示す実施例
の一部の詳細を示す回路図、第３図及び第５図は第１図
に示す実施例の動作を説明するメイムチャート、第６図
は実施例の動作を説明する説明図、第７図は文字放送信
号のフォーマットを示す構成図、第８図は従来の誤り訂
正制御回路を示す回路図でちる。田・・・ＲＡＭ４０・−・並列直列変換シフトレジスタ刃・・・シンド
ロームレジスタ ω・・・多数決回路７０・・・訂正回路（資）・・・直列並列シフトレジスタ９０．１３０　　・・・ス　　イ　　ッ　　チ１００・
・・タイミング発生回路１２０・・・訂正状態検出回路代理人　弁理士　　則　近　憲　佑ｉ４−図第５図、ＴＪ：筑ら図

Claims

【特許請求の範囲】記憶手段に格納された誤り訂正すべきデータを、シンド
ローム演算することによって誤り訂正する誤り訂正制御
回路において、誤り訂正が正常に終了したことを、保持した複数ビット
のシンドロームデータによって示すシンドロームレジス
タと、このシンドロームレジスタに保持されたシンドロームデ
ータを、誤り訂正終了後に１ビット単位で読み出し、該
シンドロームデータが変化したことによって訂正状態を
検出する訂正状態検出回路とを具備したことを特徴とす
る誤り訂正制御回路。