JPS6178229A - 誤り訂正制御回路 - Google Patents
誤り訂正制御回路Info
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- JPS6178229A JPS6178229A JP59199651A JP19965184A JPS6178229A JP S6178229 A JPS6178229 A JP S6178229A JP 59199651 A JP59199651 A JP 59199651A JP 19965184 A JP19965184 A JP 19965184A JP S6178229 A JPS6178229 A JP S6178229A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明性誤り訂正制御回路に係り、特に誤り訂正を高速
に行なえる誤り訂正制御回路に関する。
に行なえる誤り訂正制御回路に関する。
テレビジョン信号の垂直帰線期間内で今まで無信号部分
であった水平走査期間に、ディジタル信号を重畳して伝
送する文字放送システムが開発されている。この文字放
送の伝送方式には、文字・図形情報を画素に分解して伝
送するノくターン伝送方式と、符号化して伝送する符号
化伝送方式がある。符号化伝送方式は、パターン伝送方
式に比べて単位時間当りの情報伝送量が多い点を大きな
特徴としているが、ディジタル信号の形で伝送する間に
発生する符号の誤りが、誤字・脱字となって表示される
問題がある。
であった水平走査期間に、ディジタル信号を重畳して伝
送する文字放送システムが開発されている。この文字放
送の伝送方式には、文字・図形情報を画素に分解して伝
送するノくターン伝送方式と、符号化して伝送する符号
化伝送方式がある。符号化伝送方式は、パターン伝送方
式に比べて単位時間当りの情報伝送量が多い点を大きな
特徴としているが、ディジタル信号の形で伝送する間に
発生する符号の誤りが、誤字・脱字となって表示される
問題がある。
そこで、符号化伝送方式の文字放送システムにおいては
、ディジタル信号の誤りに対して誤り訂正を行なって、
ディジタル信号処理に対する信頼性の向上を計ることが
提案された。この誤り訂正を行なうために、 （２７
２，１９０）短縮化差集合巡回符号を用いた訂正方式が
開発された。例えば、電波技術審議会答申第４１％第１
７１頁乃至第１９０頁に記載されており、以下、図面を
参照してこの訂正方式について説明する。
、ディジタル信号の誤りに対して誤り訂正を行なって、
ディジタル信号処理に対する信頼性の向上を計ることが
提案された。この誤り訂正を行なうために、 （２７
２，１９０）短縮化差集合巡回符号を用いた訂正方式が
開発された。例えば、電波技術審議会答申第４１％第１
７１頁乃至第１９０頁に記載されており、以下、図面を
参照してこの訂正方式について説明する。
文字放送信号のフォーマットを示す第７図において、文
字放送信号の１データバケツトは同期部、情報部、誤妙
訂正部から構成されている。上記同期部を構成する１６
ビツトのクロックライン信号（ＣＲＩ）は、文字放送信
号のデータをサンプリングするだめのサンプリングクロ
ックの位相同期をとるためであり、一方８ビットのフレ
ーミングコード（ＦＣ）によってデータを８ビツト（１
バイト）単位で取り込むだめのバイト同期をとっている
。情報部のサービス識別コード（ＳＩ／ＩＮ） ハ８ピ
ットの伝送方式等を示すコードであり、パケット制御コ
ード（ＰＣ）は６ビツトのデータパケットの連続性等を
示すコードである。さらにこのＰＣに引き続く２２バイ
トのデータ部によって情報部は構成される。この１９０
ビツトの情報部に生じた誤りを訂正するため、情報部の
後には８２ビツトの誤抄訂正部が付加されている。チェ
ック符号ＰＯ〜Ｐ８］から成る誤抄訂正部の付加により
、情報部及び誤り訂正部を合せた２７２ピツト中に生じ
た８ビツトまでの符号誤りを訂正することが可能となっ
ている。
字放送信号の１データバケツトは同期部、情報部、誤妙
訂正部から構成されている。上記同期部を構成する１６
ビツトのクロックライン信号（ＣＲＩ）は、文字放送信
号のデータをサンプリングするだめのサンプリングクロ
ックの位相同期をとるためであり、一方８ビットのフレ
ーミングコード（ＦＣ）によってデータを８ビツト（１
バイト）単位で取り込むだめのバイト同期をとっている
。情報部のサービス識別コード（ＳＩ／ＩＮ） ハ８ピ
ットの伝送方式等を示すコードであり、パケット制御コ
ード（ＰＣ）は６ビツトのデータパケットの連続性等を
示すコードである。さらにこのＰＣに引き続く２２バイ
トのデータ部によって情報部は構成される。この１９０
ビツトの情報部に生じた誤りを訂正するため、情報部の
後には８２ビツトの誤抄訂正部が付加されている。チェ
ック符号ＰＯ〜Ｐ８］から成る誤抄訂正部の付加により
、情報部及び誤り訂正部を合せた２７２ピツト中に生じ
た８ビツトまでの符号誤りを訂正することが可能となっ
ている。
次に、上述した構成の文字放送信号のＩ％Ｉｌｌね訂正
を行なう従来の誤り訂正制御回路を第８図に示して、そ
の説明をする。
を行なう従来の誤り訂正制御回路を第８図に示して、そ
の説明をする。
同図において、ＲＡＭＩＩには受信した文字放送信号の
１データパケツト中、情報部及び誤り訂正部の計２７２
ビットのデータが格納されており、訂正動作終了後には
訂正されたデータが格納される。
１データパケツト中、情報部及び誤り訂正部の計２７２
ビットのデータが格納されており、訂正動作終了後には
訂正されたデータが格納される。
このＲＡＭ １１へのデータの入出力はすべてＣＰＵ
１２及びプログラムＲＯＭ１３によって行なわれる。上
記ＲＡＭＩ １から読み出された８ビツト単位の訂正前
の並列データは並列直列変換シフトレジスタ１４によっ
て１ビット単位の直列データＤＫ変換され・て、２７２
ビツトシフトレジスタに供給される。同時に、直列デー
タＤはシンドロームレジスタ１６Ｖｃも与えられる。こ
のシンドロームレジスタＩ６は２７２ビツトのデータの
シンドローム演算を行なう。このシンドローム演算の結
果に応じて多数決回路１７は訂正を行なうか否かの判定
を行なう。この判定出力により訂正回路１８では、シフ
トレジメタ１５から出力される直列データＤを訂正する
。
１２及びプログラムＲＯＭ１３によって行なわれる。上
記ＲＡＭＩ １から読み出された８ビツト単位の訂正前
の並列データは並列直列変換シフトレジスタ１４によっ
て１ビット単位の直列データＤＫ変換され・て、２７２
ビツトシフトレジスタに供給される。同時に、直列デー
タＤはシンドロームレジスタ１６Ｖｃも与えられる。こ
のシンドロームレジスタＩ６は２７２ビツトのデータの
シンドローム演算を行なう。このシンドローム演算の結
果に応じて多数決回路１７は訂正を行なうか否かの判定
を行なう。この判定出力により訂正回路１８では、シフ
トレジメタ１５から出力される直列データＤを訂正する
。
ここで、２７２ビツトのシフトレジスタ１５は、上記シ
ンドロームレジスタ１６からの演算結果出力が２７２ビ
ツト分遅延するので、データとこの演算結果との同期を
とるための遅延回路として動作している。直列並列変換
シフトレジスタ１９は、訂正回路１８から出力される訂
正後のデータＣＤを８ビツトの並列データに変換する。
ンドロームレジスタ１６からの演算結果出力が２７２ビ
ツト分遅延するので、データとこの演算結果との同期を
とるための遅延回路として動作している。直列並列変換
シフトレジスタ１９は、訂正回路１８から出力される訂
正後のデータＣＤを８ビツトの並列データに変換する。
この並列データはＣＰＵ１３を介してＲＡＭＩ １に再
び格納される。なお、タイミング発生回路２０はクロッ
クＣＫを基に上ｎ己しジスタ１４，１５，１６．１９の
シフトクロック５ＣＬＫを生成する。
び格納される。なお、タイミング発生回路２０はクロッ
クＣＫを基に上ｎ己しジスタ１４，１５，１６．１９の
シフトクロック５ＣＬＫを生成する。
次に、第９図に示したＣＰＵ１３の動作を表わすフロー
チャートを参照して、上記誤シ訂正制御回路の動作を説
明する。
チャートを参照して、上記誤シ訂正制御回路の動作を説
明する。
訂正動作はステップＳ１でスタートする。ＣＰＵ１３は
ステップＳ２で書き込みパルス婦を常に′Ｈ”にしてＲ
ＡＭＩＩに格納された訂正前のデータを１バイト読み込
み、ステップＳ３でコードパルスＬＤを出力して並列直
列変換シフ＋レジスｆ１４に書き込む。このロードパル
スＬＤによって、タイミング発生回路２０は供給されて
いるクロックＣＫがらシフトクロック５ＣＬＫを生成し
てシフトレジスタ１４に出力する。このシフトクロック
５ＣＬＫによって直列に変換されたデータＤは２７２ビ
ツトシフトタジスタ１５及びシンドロームレジスタ１６
Ｖｃ供給されて、シフトクロック５ＣＬＫ Ｋより８ビ
ツト分格納される。なお、シンドロームレジスタ１６テ
ハシントローム演算も同時に行なわれる。ステップＳ４
により％ＲＡＭＩ １に格納された１パケット分のデー
タ３４バイトが上記レジスタ１５．１６に全て格納され
たと判定されるとステップｓ５へ行く。
ステップＳ２で書き込みパルス婦を常に′Ｈ”にしてＲ
ＡＭＩＩに格納された訂正前のデータを１バイト読み込
み、ステップＳ３でコードパルスＬＤを出力して並列直
列変換シフ＋レジスｆ１４に書き込む。このロードパル
スＬＤによって、タイミング発生回路２０は供給されて
いるクロックＣＫがらシフトクロック５ＣＬＫを生成し
てシフトレジスタ１４に出力する。このシフトクロック
５ＣＬＫによって直列に変換されたデータＤは２７２ビ
ツトシフトタジスタ１５及びシンドロームレジスタ１６
Ｖｃ供給されて、シフトクロック５ＣＬＫ Ｋより８ビ
ツト分格納される。なお、シンドロームレジスタ１６テ
ハシントローム演算も同時に行なわれる。ステップＳ４
により％ＲＡＭＩ １に格納された１パケット分のデー
タ３４バイトが上記レジスタ１５．１６に全て格納され
たと判定されるとステップｓ５へ行く。
この時点で、シフトレジスタ１５には３４バイトのデー
タが全て格納された状態となっている。
タが全て格納された状態となっている。
ステップＳ５から、誤り訂正動作が開始されると同時に
訂正されたデータが上記ＲＡＭＩＩに再び格納される。
訂正されたデータが上記ＲＡＭＩＩに再び格納される。
２７２ビツトレジスタエ５とシンドロームレジスタ１６
はサンプルクロック５ＣＬＫにより１ビツトずつシフト
される。このとき、シンドロームレジスタ１６はシンド
ローム演算全同時に行ない、シンドロームを多数決回路
１７１Ｃ供給する。
はサンプルクロック５ＣＬＫにより１ビツトずつシフト
される。このとき、シンドロームレジスタ１６はシンド
ローム演算全同時に行ない、シンドロームを多数決回路
１７１Ｃ供給する。
このシンドロームの多数決を多数決回路１７で判定して
、データＤを訂正するかどうかの判定をする。この判定
のタイミング、即ち誤り訂正信号の送出タイミングは、
シフトレジスタ１５によってデータを遅延させているの
で訂正すべきデータと同期がとられており、訂正回路１
８Ｖｃて訂正動作が行なわれる。訂正データＣＤは直列
並列変換シフトレジスタ１９で８ビツトの並列データに
変換される。ステップＳ５では、ＣＰＵ１３がシフトレ
ジスタ１９に格納された１バイトの訂正データをリード
パルスＲＤによって読み出し、ステップＳ６でＲ，、Ａ
Ｍｌｌに書き込む。以下、上記訂正動作及び訂正データ
格納動作が繰り返され、ステップＳ７で１パケット分の
データが格納されたと判定されるとステップＳ８で全動
作を終了する。
、データＤを訂正するかどうかの判定をする。この判定
のタイミング、即ち誤り訂正信号の送出タイミングは、
シフトレジスタ１５によってデータを遅延させているの
で訂正すべきデータと同期がとられており、訂正回路１
８Ｖｃて訂正動作が行なわれる。訂正データＣＤは直列
並列変換シフトレジスタ１９で８ビツトの並列データに
変換される。ステップＳ５では、ＣＰＵ１３がシフトレ
ジスタ１９に格納された１バイトの訂正データをリード
パルスＲＤによって読み出し、ステップＳ６でＲ，、Ａ
Ｍｌｌに書き込む。以下、上記訂正動作及び訂正データ
格納動作が繰り返され、ステップＳ７で１パケット分の
データが格納されたと判定されるとステップＳ８で全動
作を終了する。
上述した様に、従来の誤り訂正制御回路ではＲＡＭに格
納された訂正すべきデータをシンドロームレジスタに入
力し、壕だ訂正されたデータをＲＡＭに再び格納する動
作は、 ＣＰＵによってソフト的に行なっている。従っ
て、誤シ訂正に要する時間、 ＣＰＵによる入出力動作
速度に大きく依存してしまい、処理時間が増大してしま
う欠点を有していた。また、入出力動作中にはＣＰＵは
他の処理、例えば受信データの解読処理を行なうことが
できず、処理時間が不足する場合があった。さらに、上
記誤り訂正制御回路では、訂正信号の出力とデータとの
同期をとるために２７２ビツトシフトレジスタを用いて
いるので、回路規模が増大し、集積化に際して特に問題
となる。
納された訂正すべきデータをシンドロームレジスタに入
力し、壕だ訂正されたデータをＲＡＭに再び格納する動
作は、 ＣＰＵによってソフト的に行なっている。従っ
て、誤シ訂正に要する時間、 ＣＰＵによる入出力動作
速度に大きく依存してしまい、処理時間が増大してしま
う欠点を有していた。また、入出力動作中にはＣＰＵは
他の処理、例えば受信データの解読処理を行なうことが
できず、処理時間が不足する場合があった。さらに、上
記誤り訂正制御回路では、訂正信号の出力とデータとの
同期をとるために２７２ビツトシフトレジスタを用いて
いるので、回路規模が増大し、集積化に際して特に問題
となる。
本発明の目的は、誤り訂正動作を高速に行なえるととも
に、誤シ訂正信号の出力と訂正されるべきデータの供給
との同期をとるための遅延回路を必要とせず１回路規模
の小さい誤り訂正制御回路を提供することである。
に、誤シ訂正信号の出力と訂正されるべきデータの供給
との同期をとるための遅延回路を必要とせず１回路規模
の小さい誤り訂正制御回路を提供することである。
この発明では、例えば第１図に示すように、ＥｔＡＭ３
０に格納された訂正すべきデータを並列直列シフトレジ
スタ４０が読み出し、このレジスタ４０はシンドローム
レジスタ５０の演算結果に応じて多数決回路６０から出
力される訂正判定出力ＣＫ同期して、上記訂正すべきデ
ータＤを直列に出力する。このデータＤを上記判定出力
Ｃにより訂正回路７０が訂正し、訂正されたデータＣＤ
を直列並列変換シフトレジスタ８０がＲＡＭ３０に格納
することによって上記目的を達成している。
０に格納された訂正すべきデータを並列直列シフトレジ
スタ４０が読み出し、このレジスタ４０はシンドローム
レジスタ５０の演算結果に応じて多数決回路６０から出
力される訂正判定出力ＣＫ同期して、上記訂正すべきデ
ータＤを直列に出力する。このデータＤを上記判定出力
Ｃにより訂正回路７０が訂正し、訂正されたデータＣＤ
を直列並列変換シフトレジスタ８０がＲＡＭ３０に格納
することによって上記目的を達成している。
以下、図面を参照して本発明の誤り訂正制御回路を符号
化伝送方式の文字放送受信装置に適用した場合の一実施
例について説明する。
化伝送方式の文字放送受信装置に適用した場合の一実施
例について説明する。
まず、この実施例の概要を第１図に示す回路図を参照し
て説明する。第１図において、 ＲＡＭ３０には上述し
たように受信した文字放送信号の１データパケツト中、
情報部及び訂正部の計２７２ビットのデータが格納され
ており、訂正動作終了後には訂正されたデータが格納さ
れることになる。なお。
て説明する。第１図において、 ＲＡＭ３０には上述し
たように受信した文字放送信号の１データパケツト中、
情報部及び訂正部の計２７２ビットのデータが格納され
ており、訂正動作終了後には訂正されたデータが格納さ
れることになる。なお。
文字放送信号時におけるこのＲＡＭ３０へのデータの入
力及び、訂正動作終了後におけるＲＡＭ３０からのデー
タの入出力は図示しないＣＰＵ及びプログラムＲＣＭに
よって行なわれ、訂正動作におけるＲＡＭ３０からのデ
ータの入出力はＣＰＵ及びＲＯＭは関与していない。並
列直列変換シフトレジスタ４ｏは上記ＲＡＭ３０から読
み出した８ビット単位の並列データを直列データＤに変
換出力する。この直列データＤを８２ビツトのシフトレ
ジスタから構成されるシンドロームレジスタ５０はシン
ドローム演算シ、多数決回路６０がこの演算結果をもと
に、データＤを訂正するか否かの判定を行なう。この多
数決回路６０は、その詳細を第２図に示すように加算器
６１．エンコーダ６２及びコンパレータ６３がら構成さ
れる。今、シンドロームレジスタ５ｏを構成する８２ビ
ツトのシフトレジスタの夫々の出力を５ｏ−８８１とす
ると、この８２ビツトの出方は第１表に示す１７のグル
ープ０１〜Ｇ１７に分配して供給され、各グループＧ１
〜Ｇ１７では夫々加算器６１−１〜６１−１７によって
排他的論理和演算が行なわれる。これら加算器６１−１
〜６１−１７の１ビツト出力はエンコーダ６２によって
、出力１”１′″の個数に対応した２進数に変換される
。例えば、出力が” １０１１００１１１０ ］ ０１
０１１０ ”とすると、１の個数は１０個であるので、
エンコーダ６２からは” １０１０ ”とエンコードさ
れて出力される。このエンコード出力はコンパレータ６
３で゛’１ｏｔＯ’′ト比較され、 °ｔｏ１ｏ”、
ｗ上であれば誤り有りと判定されて、判定出力Ｃを供給
する。この判定出力Ｃは排他的論理和ゲートで構成され
る訂正回路７０に供給され、シフトレジスタ４０から出
力されるデータＤを訂正する。また、上記判定出力Ｃは
シンドロームレジスタ５０にシンドローム・リセット・
パルスとしても供給きれ、レジスタのクリアを行なう。
力及び、訂正動作終了後におけるＲＡＭ３０からのデー
タの入出力は図示しないＣＰＵ及びプログラムＲＣＭに
よって行なわれ、訂正動作におけるＲＡＭ３０からのデ
ータの入出力はＣＰＵ及びＲＯＭは関与していない。並
列直列変換シフトレジスタ４ｏは上記ＲＡＭ３０から読
み出した８ビット単位の並列データを直列データＤに変
換出力する。この直列データＤを８２ビツトのシフトレ
ジスタから構成されるシンドロームレジスタ５０はシン
ドローム演算シ、多数決回路６０がこの演算結果をもと
に、データＤを訂正するか否かの判定を行なう。この多
数決回路６０は、その詳細を第２図に示すように加算器
６１．エンコーダ６２及びコンパレータ６３がら構成さ
れる。今、シンドロームレジスタ５ｏを構成する８２ビ
ツトのシフトレジスタの夫々の出力を５ｏ−８８１とす
ると、この８２ビツトの出方は第１表に示す１７のグル
ープ０１〜Ｇ１７に分配して供給され、各グループＧ１
〜Ｇ１７では夫々加算器６１−１〜６１−１７によって
排他的論理和演算が行なわれる。これら加算器６１−１
〜６１−１７の１ビツト出力はエンコーダ６２によって
、出力１”１′″の個数に対応した２進数に変換される
。例えば、出力が” １０１１００１１１０ ］ ０１
０１１０ ”とすると、１の個数は１０個であるので、
エンコーダ６２からは” １０１０ ”とエンコードさ
れて出力される。このエンコード出力はコンパレータ６
３で゛’１ｏｔＯ’′ト比較され、 °ｔｏ１ｏ”、
ｗ上であれば誤り有りと判定されて、判定出力Ｃを供給
する。この判定出力Ｃは排他的論理和ゲートで構成され
る訂正回路７０に供給され、シフトレジスタ４０から出
力されるデータＤを訂正する。また、上記判定出力Ｃは
シンドロームレジスタ５０にシンドローム・リセット・
パルスとしても供給きれ、レジスタのクリアを行なう。
訂正回路７０から出力される訂正後のデータＣＤを直列
並列変換シフトレジスタ８０は８ビツトの並列データに
変換して再びＲＡＭ３０に格納する。
並列変換シフトレジスタ８０は８ビツトの並列データに
変換して再びＲＡＭ３０に格納する。
そして、スイッチ９０の切換えによって上記シフトレジ
スタ４０から出力でれるデータＤの供給先を換え、誤り
訂正信号の出力と訂正されるべきデータとの同期をとっ
ている。なお、タイミング発生回路１００はクロックＣ
Ｋを基に、上記各回路の訂正動作時のタイミングを制御
する。
スタ４０から出力でれるデータＤの供給先を換え、誤り
訂正信号の出力と訂正されるべきデータとの同期をとっ
ている。なお、タイミング発生回路１００はクロックＣ
Ｋを基に、上記各回路の訂正動作時のタイミングを制御
する。
ざらに、第３図及び第４図を参照して各部の動作を詳細
に説明する。この実施例では、上述したように訂正動作
をＣＰＵ Ｋ依らないで行なっている。
に説明する。この実施例では、上述したように訂正動作
をＣＰＵ Ｋ依らないで行なっている。
誤り訂正動作は大別すると２つに分けられる。
寸ず１つは、 ＲＡＭ３０に格納されている２７２ビツ
トのデータをシフトレジスタ４０を介してシンドローム
レジスタ５０に書き込み、シンドローム演算を行なわせ
る動作である。第２は、シンドロームレジスタ５０に入
っている演算結果のデータを基に、多数決回路６０で訂
正を行なうか否かの判定をすると共に、 ＲＡＭ３０か
らデータを読み出して訂正回路７０で訂正を行なってＲ
ＡＭ３０に再びデータを格納する動作である。
トのデータをシフトレジスタ４０を介してシンドローム
レジスタ５０に書き込み、シンドローム演算を行なわせ
る動作である。第２は、シンドロームレジスタ５０に入
っている演算結果のデータを基に、多数決回路６０で訂
正を行なうか否かの判定をすると共に、 ＲＡＭ３０か
らデータを読み出して訂正回路７０で訂正を行なってＲ
ＡＭ３０に再びデータを格納する動作である。
以下余白
この訂正動作は、図示しないＣＰＵがスタート信号ＳＴ
Ｒをタイミング発生回路１００ Ｋ出力して始する。即
ち、第３図に示すタイミング発生回路１００において、
スタート信号ＳＴＲ（第４図ａ、ｊ）がＳＲ−フリップ
フロップ（以下ＦＦという）】旧のセット端子Ｓに印加
するとＦＦｌ０ＩのＱ出力 （第４図す、ｋ）は′Ｈ”
となり、Ｄ−ＦＦ１０２のＱ出力（第４図ｃ、ｌ）もク
ロックＣＫ （第４図ｉ）の立ち上りで“Ｈ”となる。
Ｒをタイミング発生回路１００ Ｋ出力して始する。即
ち、第３図に示すタイミング発生回路１００において、
スタート信号ＳＴＲ（第４図ａ、ｊ）がＳＲ−フリップ
フロップ（以下ＦＦという）】旧のセット端子Ｓに印加
するとＦＦｌ０ＩのＱ出力 （第４図す、ｋ）は′Ｈ”
となり、Ｄ−ＦＦ１０２のＱ出力（第４図ｃ、ｌ）もク
ロックＣＫ （第４図ｉ）の立ち上りで“Ｈ”となる。
この″＋ＨｓレベルのＱ出力がアンドゲート１０３〜１
０５に印加して、カウンタ１０ト１０８はリセットが解
除されるのでクロックＣＫのカウント動作を開始する。
０５に印加して、カウンタ１０ト１０８はリセットが解
除されるのでクロックＣＫのカウント動作を開始する。
カウンタ１０６ノＱ１〜Ｑ４はタイミングデコーダ１０
９でデコードされて、１バイトのデータを制御するため
の各種パルスＬＤ、５ＣＬＫ、ＷＥＪ （第４図ｆ−ｈ
）及びカウンタ１０６のリセットパルスとしてＱ５が生
成される。カウンタ１０７はＱ５をクロックとして計数
し、その出力Ｑ６〜Ｑｌ＋はタイミングデコーダ１１０
に入力されて、３４バイト分の制御が終了したかどうか
が検出される。この出力Ｑ１２は同様に次段のカウンタ
タ１０８のクロックとなり、上述した２種の動作を規定
する。つ捷り、Ｑ１３出力がＩＩＪ、ＩＩで第１の動作
を、 ”ＩＩ”で第２の動作を行なう。このＱ＋３出
力はスイッチ信号ＳＷ（第４図１ｄ）としてスイッチ９
０の切換え制御を行なう。捷だ、第２の動作が終了して
Ｑ１４出力（第４図ｅ）が＋＊Ｈｐｐとなると、ＦＦＩ
（３１、１０２をリセットして訂正動作を終了する。
９でデコードされて、１バイトのデータを制御するため
の各種パルスＬＤ、５ＣＬＫ、ＷＥＪ （第４図ｆ−ｈ
）及びカウンタ１０６のリセットパルスとしてＱ５が生
成される。カウンタ１０７はＱ５をクロックとして計数
し、その出力Ｑ６〜Ｑｌ＋はタイミングデコーダ１１０
に入力されて、３４バイト分の制御が終了したかどうか
が検出される。この出力Ｑ１２は同様に次段のカウンタ
タ１０８のクロックとなり、上述した２種の動作を規定
する。つ捷り、Ｑ１３出力がＩＩＪ、ＩＩで第１の動作
を、 ”ＩＩ”で第２の動作を行なう。このＱ＋３出
力はスイッチ信号ＳＷ（第４図１ｄ）としてスイッチ９
０の切換え制御を行なう。捷だ、第２の動作が終了して
Ｑ１４出力（第４図ｅ）が＋＊Ｈｐｐとなると、ＦＦＩ
（３１、１０２をリセットして訂正動作を終了する。
次に、上記第１の訂正動作を説明する。この動作は、ス
タート信号ＳＴＲ（第４図ｍ）によって開始され、１バ
イトの動作を制御するタイミングデコーダ１０９から各
種１パルスが発生される。この１バイトの動作はクロッ
クＣＫ（第４図ｍ ） １１ 個分で行なわれる。まず
、ロードパルスＬＤ（第４図ｍ）がＲＡＭ３０及びシフ
トレジスタ４０に出力され、ＲＡＭ３０ Ｋ格納されて
いる１バイトのデータがデータバスを介してシフトレジ
スタ４０に格納される。
タート信号ＳＴＲ（第４図ｍ）によって開始され、１バ
イトの動作を制御するタイミングデコーダ１０９から各
種１パルスが発生される。この１バイトの動作はクロッ
クＣＫ（第４図ｍ ） １１ 個分で行なわれる。まず
、ロードパルスＬＤ（第４図ｍ）がＲＡＭ３０及びシフ
トレジスタ４０に出力され、ＲＡＭ３０ Ｋ格納されて
いる１バイトのデータがデータバスを介してシフトレジ
スタ４０に格納される。
このときのアドレス（第４図ｑ）は、３４バイト分の制
御を行なうカウンタ１；〕７のＱ６〜（ｈ＋出力Ｂ、と
して与えられる。その後シフトクロック５ＣＬＫ（第４
図ｍ）が８個出力され、シフトレジスタ４０から直列デ
ータＤが供給される。このとき。
御を行なうカウンタ１；〕７のＱ６〜（ｈ＋出力Ｂ、と
して与えられる。その後シフトクロック５ＣＬＫ（第４
図ｍ）が８個出力され、シフトレジスタ４０から直列デ
ータＤが供給される。このとき。
カウンタ１０８のＱ＋３出力、即ちスイッチ信チＳＷ（
第４図ｄ）はＩｔＬＩＩであるので、スイッチ９０はａ
ｌ１ｌｌになっている。従って、直列データＤＩ−１
シンドロームレジスタ５０に入力され、シンドローム演
算が行なわれる。次のクロックＣＫのタイミングでデコ
ーダ１０９からライトパルス盟１が出力されるが、上記
スイッチ信号ＳＷによりナントゲート１１１でゲートさ
れライトパルスＵ＞は出力されない。従って、 ＲＡＭ
３０に対して書き込みは行なわれない。そして、１１ク
ロツク目でデコーダ１０９のＱ５出力（第４図ｐ）がな
され、カウンタ１０７がカウントアツプされるとともに
、Ｑｓ比出力インバータ１１２を介してカウンタ１０６
のリセット端子Ｒに印加されるので、カウンタ１０６が
リセットされる。
第４図ｄ）はＩｔＬＩＩであるので、スイッチ９０はａ
ｌ１ｌｌになっている。従って、直列データＤＩ−１
シンドロームレジスタ５０に入力され、シンドローム演
算が行なわれる。次のクロックＣＫのタイミングでデコ
ーダ１０９からライトパルス盟１が出力されるが、上記
スイッチ信号ＳＷによりナントゲート１１１でゲートさ
れライトパルスＵ＞は出力されない。従って、 ＲＡＭ
３０に対して書き込みは行なわれない。そして、１１ク
ロツク目でデコーダ１０９のＱ５出力（第４図ｐ）がな
され、カウンタ１０７がカウントアツプされるとともに
、Ｑｓ比出力インバータ１１２を介してカウンタ１０６
のリセット端子Ｒに印加されるので、カウンタ１０６が
リセットされる。
上記１１クロック単位から成る１バイト分のデータの書
き込みが３４回行なわれ、シンドロームレジスタ５０に
３４バイト（２７２ピツト）のデータが入力されるとデ
コーダ１１０からＱ１０が出力される。これにより、カ
ウンタ１０８がカウントアツプされるとともに、Ｑ１２
のインバータ１１３を介した出力によりカウンタ１０７
がリセットされるので。
き込みが３４回行なわれ、シンドロームレジスタ５０に
３４バイト（２７２ピツト）のデータが入力されるとデ
コーダ１１０からＱ１０が出力される。これにより、カ
ウンタ１０８がカウントアツプされるとともに、Ｑ１２
のインバータ１１３を介した出力によりカウンタ１０７
がリセットされるので。
Ｑ１３出力（第４図ｄ）が′■］′″となり、第１の訂
正動作が終了して第２の訂正動作に移る。
正動作が終了して第２の訂正動作に移る。
第２の訂正動作は、シンドロームレジスタ５０に入って
いる演算結果のデータを基に多数決回路６０で訂正する
か否かの判定を行ない、データを訂正して再びＲＡＭ３
０ Ｋ格納するものである。まず、第１の訂正動作時と
同様にロードパルス■買第４図ｍ）がＲＡＭ’３０及び
シフトレジスタ４０に出力され、 ＲＡＭ３０のアドレ
スＢＯ（第４図ｑ）に格納されているデータ１バイトが
シフトレジスタ４０に曹き込捷れる。書き込まれた１バ
イトの並列データは、シフトクロック５ＣＬＫ （第４
図ｍ）を基に直列データＤとして出力される。このとき
スイッチ信号ＳＷ （第４図ｄ）は上述のように第２の
訂正動作では°゛Ｈ″′となっているので、スイッチ９
０はｂ （ＩＩＱに接続され、上面；直列データＤけ訂
正回路７０に供給される。同時に、シンドロームレジス
タ５０の演算結果は上述した多数決回路６０で判定され
、１ビット単位で出力される判定出力ＣＫよりデータＤ
は訂正回路７０にて訂正される。訂正されたデータＣＤ
はシフトクロック５ＣＬＫに基づいて、直列並列変換シ
フトレジスタ８０に１ピツトづつ格納される。
いる演算結果のデータを基に多数決回路６０で訂正する
か否かの判定を行ない、データを訂正して再びＲＡＭ３
０ Ｋ格納するものである。まず、第１の訂正動作時と
同様にロードパルス■買第４図ｍ）がＲＡＭ’３０及び
シフトレジスタ４０に出力され、 ＲＡＭ３０のアドレ
スＢＯ（第４図ｑ）に格納されているデータ１バイトが
シフトレジスタ４０に曹き込捷れる。書き込まれた１バ
イトの並列データは、シフトクロック５ＣＬＫ （第４
図ｍ）を基に直列データＤとして出力される。このとき
スイッチ信号ＳＷ （第４図ｄ）は上述のように第２の
訂正動作では°゛Ｈ″′となっているので、スイッチ９
０はｂ （ＩＩＱに接続され、上面；直列データＤけ訂
正回路７０に供給される。同時に、シンドロームレジス
タ５０の演算結果は上述した多数決回路６０で判定され
、１ビット単位で出力される判定出力ＣＫよりデータＤ
は訂正回路７０にて訂正される。訂正されたデータＣＤ
はシフトクロック５ＣＬＫに基づいて、直列並列変換シ
フトレジスタ８０に１ピツトづつ格納される。
８クロツクのシフトクロック５ＣＬＫ ［よって１バイ
ト分のデータＤの訂正が行なわれ、１バイトの訂正デー
タＣＤがシフトレジスタ８０に格納されると、タイミン
グデコーダ１０９からはライトパルスＶ午■−が出力さ
れる。このとき、スイッチ信号ＳＷ（第４図ｄ）はＩＩ
Ｈｌｌであるため、ナントゲート１１１からはライトパ
ルス歌（第４図Ｑ）が出力１れ、シフトレジスタ８０に
格納された訂正データは調３０に書き込まれる。そして
、デコーダ１０９のＱ５出力（第４図ｍ）Ｋよってカウ
ンタ】０６がリセット、カウンタ１０７がカウントアツ
プきれて、次の１バイト分のデータの訂正動作に入る。
ト分のデータＤの訂正が行なわれ、１バイトの訂正デー
タＣＤがシフトレジスタ８０に格納されると、タイミン
グデコーダ１０９からはライトパルスＶ午■−が出力さ
れる。このとき、スイッチ信号ＳＷ（第４図ｄ）はＩＩ
Ｈｌｌであるため、ナントゲート１１１からはライトパ
ルス歌（第４図Ｑ）が出力１れ、シフトレジスタ８０に
格納された訂正データは調３０に書き込まれる。そして
、デコーダ１０９のＱ５出力（第４図ｍ）Ｋよってカウ
ンタ】０６がリセット、カウンタ１０７がカウントアツ
プきれて、次の１バイト分のデータの訂正動作に入る。
上記１１クロック単位から成る１バイト分のデータの訂
正動作が３４回行なわれ、［ｍ３０に３４バイト（２７
２ビツト）のデータが格納されると、デコーダ１１０か
ら再びＱ１０が出力されてカウンタ１０８のクロックと
なる。従って−、カウンタ１０８からの出力Ｑ１４ （
第４図ｅ）がインバータ１１４を介してＦＦｌ０Ｉ、１
０２のリセット端子Ｒに供給されるのでＦ”Ｆ １０１
、１０２はリセットされる。従って、カウンタ１０６
〜１（）８はリセットされてカウント動作を停止し、第
２の訂正動作は終了する。
正動作が３４回行なわれ、［ｍ３０に３４バイト（２７
２ビツト）のデータが格納されると、デコーダ１１０か
ら再びＱ１０が出力されてカウンタ１０８のクロックと
なる。従って−、カウンタ１０８からの出力Ｑ１４ （
第４図ｅ）がインバータ１１４を介してＦＦｌ０Ｉ、１
０２のリセット端子Ｒに供給されるのでＦ”Ｆ １０１
、１０２はリセットされる。従って、カウンタ１０６
〜１（）８はリセットされてカウント動作を停止し、第
２の訂正動作は終了する。
以上説明したように、この実施例ではシンドロームレジ
スタ５０への訂正すべきデータの書き込み、直列並列変
換シフトレジスタ８０からの訂正されたデータの読み出
しをハード的に行なっているので、データの入出力に要
する時間を短縮でき、ひいては誤り訂正動作を高速に行
なうことができる。また、誤り訂正するか否かを判定す
る判定出力Ｃと訂正出力Ｃと訂正されるべきデータＤと
の同期を、並列直列変換シフトレジスタ４０に上記デー
タＤを書き込むタイミングでとっているため、従来必要
としていた２７２ビツトのシフトレジスタである。
スタ５０への訂正すべきデータの書き込み、直列並列変
換シフトレジスタ８０からの訂正されたデータの読み出
しをハード的に行なっているので、データの入出力に要
する時間を短縮でき、ひいては誤り訂正動作を高速に行
なうことができる。また、誤り訂正するか否かを判定す
る判定出力Ｃと訂正出力Ｃと訂正されるべきデータＤと
の同期を、並列直列変換シフトレジスタ４０に上記デー
タＤを書き込むタイミングでとっているため、従来必要
としていた２７２ビツトのシフトレジスタである。
さらに、ＣＰＵは誤り訂正開始のスタート信号ＳＴＲを
出力するのみで誤り訂正が行なえるので、ＣＰＵは誤り
訂正期間、他の処理をすることができる利点を有する。
出力するのみで誤り訂正が行なえるので、ＣＰＵは誤り
訂正期間、他の処理をすることができる利点を有する。
なお、本発明は符号化伝送方式の文字放送受信装置に限
定されるものではなく、一般の誤υ訂正を必要とするシ
ステムに適用できる。
定されるものではなく、一般の誤υ訂正を必要とするシ
ステムに適用できる。
本発明によれば、誤り訂正動作を高速に行なえるととも
に、誤り訂正信号の出力タイミングと、訂正されるべき
データの供給タイミングとの同期をとるための遅延回路
が不要となり、回路規模を縮少することが可能となる。
に、誤り訂正信号の出力タイミングと、訂正されるべき
データの供給タイミングとの同期をとるための遅延回路
が不要となり、回路規模を縮少することが可能となる。
第１図は本発明の誤り訂正制御回路に係る一実施例を示
す回路図、第２図及び第３図は夫々第１図に示す実施例
の一部の詳細を示す回路図、第４図は第１図に示す実施
例の動作を説明するタイムチャート、第５図は文字放送
信号のフォーマットを示す構成図、第６図は従来の誤り
訂正制御回路を示す回路図、第７図は従来の誤り訂正制
御回路の動作を示すフローチャートである。 ３０・・・ＲＡＭ ４０・・・並列直列変換シフトレジスタ５０・・・シン
ドロームレジスタ ６０・・・多数決回路 ７０・・・訂正回路 ８０・・・直列並列シフトレジスタ ９０・・・スイッチ １００・・・タイミング発生回路 代理人 弁理士 則 近 憲 佑 ４ｓ 日 寥 ｔ 口 第 ７ 咄 スタート ｔ＜、４ＭｔＮ＝３Ｗ’＊されｔ： ｓｚｔ丁正伯つ
ダノ４引し厚ｔ１ シフトレジスタ１４＋＝１“−夕 幻Ｐ／へ゛什ｔ♂
にゾ乞−
す回路図、第２図及び第３図は夫々第１図に示す実施例
の一部の詳細を示す回路図、第４図は第１図に示す実施
例の動作を説明するタイムチャート、第５図は文字放送
信号のフォーマットを示す構成図、第６図は従来の誤り
訂正制御回路を示す回路図、第７図は従来の誤り訂正制
御回路の動作を示すフローチャートである。 ３０・・・ＲＡＭ ４０・・・並列直列変換シフトレジスタ５０・・・シン
ドロームレジスタ ６０・・・多数決回路 ７０・・・訂正回路 ８０・・・直列並列シフトレジスタ ９０・・・スイッチ １００・・・タイミング発生回路 代理人 弁理士 則 近 憲 佑 ４ｓ 日 寥 ｔ 口 第 ７ 咄 スタート ｔ＜、４ＭｔＮ＝３Ｗ’＊されｔ： ｓｚｔ丁正伯つ
ダノ４引し厚ｔ１ シフトレジスタ１４＋＝１“−夕 幻Ｐ／へ゛什ｔ♂
にゾ乞−
Claims (1)
- 【特許請求の範囲】 訂正をすべきデータが格納される記憶手段と、訂正をナ
ベきデータを演算し、訂正ナベきデータに対しては訂正
信号を出力する訂正検出手段と、この訂正検出手段が出
力する訂正信号と同期して、前記記憶手段から読み出し
た訂正すべきデータを出力するデータ出力手段と、 このデータ出力手段が出力する訂正データを、前記訂正
検出手段が出力する訂正信号に応じて訂正する訂正手段
と、 この訂正手段により訂正されたデータを、前記記憶手段
に格納するデータ入力手段とを具備したことを特徴とす
る誤り訂正制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199651A JPS6178229A (ja) | 1984-09-26 | 1984-09-26 | 誤り訂正制御回路 |
| CA000491303A CA1234222A (en) | 1984-09-26 | 1985-09-23 | Method and apparatus for error correction |
| KR8507067A KR910000727B1 (en) | 1984-09-26 | 1985-09-25 | Apparatus for correcting cyclic code data stored in memory and method therefor |
| US06/780,605 US4701914A (en) | 1984-09-26 | 1985-09-26 | Apparatus for correcting cyclic code data stored in memory and method therefor |
| EP85112206A EP0176099B1 (en) | 1984-09-26 | 1985-09-26 | Method and apparatus for error correction |
| DE8585112206T DE3582547D1 (de) | 1984-09-26 | 1985-09-26 | Fehlerkorrektionsverfahren und -vorrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199651A JPS6178229A (ja) | 1984-09-26 | 1984-09-26 | 誤り訂正制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178229A true JPS6178229A (ja) | 1986-04-21 |
Family
ID=16411380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199651A Pending JPS6178229A (ja) | 1984-09-26 | 1984-09-26 | 誤り訂正制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008296069A (ja) * | 2007-05-29 | 2008-12-11 | Kondo Kogyo Kk | 薄板状物製造装置における、微粒子、または微粒子並びに有害ガスの除去を目的とする空気清浄装置 |
-
1984
- 1984-09-26 JP JP59199651A patent/JPS6178229A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008296069A (ja) * | 2007-05-29 | 2008-12-11 | Kondo Kogyo Kk | 薄板状物製造装置における、微粒子、または微粒子並びに有害ガスの除去を目的とする空気清浄装置 |
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