JPS6175454A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS6175454A JPS6175454A JP18355784A JP18355784A JPS6175454A JP S6175454 A JPS6175454 A JP S6175454A JP 18355784 A JP18355784 A JP 18355784A JP 18355784 A JP18355784 A JP 18355784A JP S6175454 A JPS6175454 A JP S6175454A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- transfer
- central processing
- cycle
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデータ処理装置におけるバスを、更に１組具備
し、データ転送の能力を向上させるバス制御方式に関す
る。
し、データ転送の能力を向上させるバス制御方式に関す
る。
［従来の技術］
中央処理装置・チャネルの複数台をバスと接続したデー
タ処理装置は第４図に示す構成となっている。第４図に
おいて１１．１２．−−ｍ−・Ｉｎは第１中央処理装置
、第２中央処理装置−・第ｎ中央処理装置、２１，２２
、〜・２ｎは各中央処理装置と組合された第１バツフア
メモリ、第２バツフアメモリ、−・第ｎバッファメモリ
、３１．３２・−・３ｎは第１チヤネル、第２チヤネル
、−第ｎチャネル、４１は第１バス、５０はメモリアク
セス制御装置、５１は主メモリを示し、第１バスに対し
各装置が接続されている（バッファメモリ・主メモリは
それぞれ直接接続ではない）。バッファメモリを使用す
るシステムでは中央処理装置−メモリアクセス制御装置
の間のデータ転送量が特に多くなることがある。それは
バッファメモリにアクセスしてヒツトしないため、スワ
ップ方式による動作のためのムーブイン、ムーブアウト
、或いはストアスル一方式による動作でデータを書込む
ことなどの原因による。
タ処理装置は第４図に示す構成となっている。第４図に
おいて１１．１２．−−ｍ−・Ｉｎは第１中央処理装置
、第２中央処理装置−・第ｎ中央処理装置、２１，２２
、〜・２ｎは各中央処理装置と組合された第１バツフア
メモリ、第２バツフアメモリ、−・第ｎバッファメモリ
、３１．３２・−・３ｎは第１チヤネル、第２チヤネル
、−第ｎチャネル、４１は第１バス、５０はメモリアク
セス制御装置、５１は主メモリを示し、第１バスに対し
各装置が接続されている（バッファメモリ・主メモリは
それぞれ直接接続ではない）。バッファメモリを使用す
るシステムでは中央処理装置−メモリアクセス制御装置
の間のデータ転送量が特に多くなることがある。それは
バッファメモリにアクセスしてヒツトしないため、スワ
ップ方式による動作のためのムーブイン、ムーブアウト
、或いはストアスル一方式による動作でデータを書込む
ことなどの原因による。
［発明が解決しようとする問題点］
複数台の中央処理装置がバスを共用すると、データ伝送
量がバスの伝送容量を超えることがあり、各中央処理装
置がその性能を十分に発揮することができない。そのた
めバスを単純に２組使用し伝送するデータで区別して専
用バスとすることが行われている。即ちコマンド／アド
レス転送用と、データ転送用とである。しかし単純に区
別したときはバスとチャネルなどのハードウェアが増加
することになる。
量がバスの伝送容量を超えることがあり、各中央処理装
置がその性能を十分に発揮することができない。そのた
めバスを単純に２組使用し伝送するデータで区別して専
用バスとすることが行われている。即ちコマンド／アド
レス転送用と、データ転送用とである。しかし単純に区
別したときはバスとチャネルなどのハードウェアが増加
することになる。
［問題点を解決するための手段］
本発明が前述の問題点を改善するため採用した手段は、
中央処理装置・バッファメモリを複数組と、複数台のチ
ャネルと、メモリアクセス制御装置を介する単一の主メ
モリとを、単一の第１バスで互いに接続したデータ処理
装置がデータを転送するときのバス制御方式において、
少なくともメモリアクセス制御装置と複数の中央処理装
置とを接続する第２バスを併せ具備し、中央処理装置は
第１バスによりコマンド／アドレスを転送するサイクル
のとき、データ転送サイクルにおいてデータ転送に使用
するバスが第１・第２の何れであるかを指定することで
ある。
中央処理装置・バッファメモリを複数組と、複数台のチ
ャネルと、メモリアクセス制御装置を介する単一の主メ
モリとを、単一の第１バスで互いに接続したデータ処理
装置がデータを転送するときのバス制御方式において、
少なくともメモリアクセス制御装置と複数の中央処理装
置とを接続する第２バスを併せ具備し、中央処理装置は
第１バスによりコマンド／アドレスを転送するサイクル
のとき、データ転送サイクルにおいてデータ転送に使用
するバスが第１・第２の何れであるかを指定することで
ある。
［作用コ
第２バスを設けてコマンド／アドレス転送サイクルの間
に、第１・第２バスの何れによりデータ転送が行われる
かを指定し、データ転送サイクルにおいてそれが実行さ
れるから、バス転送能力が大いに向上できる。
に、第１・第２バスの何れによりデータ転送が行われる
かを指定し、データ転送サイクルにおいてそれが実行さ
れるから、バス転送能力が大いに向上できる。
〔実施例］
第１図は本発明の実施例の構成を示す図で、１１．１２
＝・ｌｎは第１中央処理装置、第２中央処理装置、−・
第ｎ中央処理装置、２１，２２．−・２ｎは各中央処理
装置と組合された第１バツフアメモリ、第２バツフアメ
モリ、−゛第ｎバッファメモリ、３１，３２．−・−・
３ｎは第１チヤネル、第２チヤネル、−第ｎチャネル、
４１は第１バス、４２は第２バス、５０はメモリアクセ
ス制御装置、５１ば主メモリ°を示す。第１バス４１に
対し各装置が接続され、第２バス４２は少なくともメモ
リアクセス制御装置５０と、第１中央処理装置１１゜第
２中央処理装置１２．−・、第ｎ中央処理装置１ｎと接
続されている。成る中央処理装置はデータ転送のとき、
第２図に示すように動作する。即ち動作サイクルＴＩ、
Ｔ２．Ｔ３を考え、Ｔ１はバス使用権を得るサイクル、
Ｔ２においてコマンド／アドレスを発するサイクルとし
、コマンド内に後述するように転送するデータが使用さ
れる第１バス・第２バスを指定する。Ｔ３において指定
されたバスによりデータ転送がなされる。第２図では動
作サイクルＴ３において、第２バスを使用する場合を示
している。Ｔ３の破線は第１バスは使用しないがコマン
ドにより第１バスを相次いで使用することを示し、その
場合のあることは当然である。
＝・ｌｎは第１中央処理装置、第２中央処理装置、−・
第ｎ中央処理装置、２１，２２．−・２ｎは各中央処理
装置と組合された第１バツフアメモリ、第２バツフアメ
モリ、−゛第ｎバッファメモリ、３１，３２．−・−・
３ｎは第１チヤネル、第２チヤネル、−第ｎチャネル、
４１は第１バス、４２は第２バス、５０はメモリアクセ
ス制御装置、５１ば主メモリ°を示す。第１バス４１に
対し各装置が接続され、第２バス４２は少なくともメモ
リアクセス制御装置５０と、第１中央処理装置１１゜第
２中央処理装置１２．−・、第ｎ中央処理装置１ｎと接
続されている。成る中央処理装置はデータ転送のとき、
第２図に示すように動作する。即ち動作サイクルＴＩ、
Ｔ２．Ｔ３を考え、Ｔ１はバス使用権を得るサイクル、
Ｔ２においてコマンド／アドレスを発するサイクルとし
、コマンド内に後述するように転送するデータが使用さ
れる第１バス・第２バスを指定する。Ｔ３において指定
されたバスによりデータ転送がなされる。第２図では動
作サイクルＴ３において、第２バスを使用する場合を示
している。Ｔ３の破線は第１バスは使用しないがコマン
ドにより第１バスを相次いで使用することを示し、その
場合のあることは当然である。
第１図において第２バス４１は中央処理装置の外でチャ
ネルまで延長接続ささることも起こり得る。
ネルまで延長接続ささることも起こり得る。
なおコマンド／アドレスのフォーマットを例示すると、
第３図に示すようになる。第３図のＣＭＤには例えば ０４−第１バスにデータをストアせよ ８６・−第２バスでリードしたデータを伝送せよのよう
に指示の数字を格納する。
第３図に示すようになる。第３図のＣＭＤには例えば ０４−第１バスにデータをストアせよ ８６・−第２バスでリードしたデータを伝送せよのよう
に指示の数字を格納する。
また制御情報ＣＴは例えば
記憶保護用キー、 或いは
ストアするバイト位置
を格納する。
［発明の効果］
このようにして本発明によると、データ転送用のバスが
単一でないから、状況を見て指定でき、次に使用する予
定の中央処理装置はそのケースを見て、他の側に切替え
るなど、融通が利いてバス転送能力が向上する。またシ
ステム構成に柔軟性を持たせることもできる。
単一でないから、状況を見て指定でき、次に使用する予
定の中央処理装置はそのケースを見て、他の側に切替え
るなど、融通が利いてバス転送能力が向上する。またシ
ステム構成に柔軟性を持たせることもできる。
第１図は本発明の実施例の構成を示す図、第２図は各動
作サイクルのときの様子を示す図、第３図は第２図で使
用するコマンド／アドレスのフォーマットを示す図、 第４図は従来のデータ制御装置の構成を示す図である。 １１．１２−・−中央処理装置 ２１．２２−バッファメモリ ３１．３２− チャネル ４１−第１バス ４２・−第２バス５０−メモリア
クセス制御装置 ５１・−生メモリ 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 日口≧１冨コ 第３図
作サイクルのときの様子を示す図、第３図は第２図で使
用するコマンド／アドレスのフォーマットを示す図、 第４図は従来のデータ制御装置の構成を示す図である。 １１．１２−・−中央処理装置 ２１．２２−バッファメモリ ３１．３２− チャネル ４１−第１バス ４２・−第２バス５０−メモリア
クセス制御装置 ５１・−生メモリ 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 日口≧１冨コ 第３図
Claims (1)
- 中央処理装置・バッファメモリを複数組と、複数台のチ
ャネルと、メモリアクセス制御装置を介する単一の主メ
モリとを、単一の第１バスで互いに接続したデータ処理
装置がデータを転送するときのバス制御方式において、
少なくともメモリアクセス制御装置と複数の中央処理装
置とを接続する第２バスを併せ具備し、中央処理装置は
第１バスによりコマンド／アドレスを転送するサイクル
のとき、データ転送サイクルにおいてデータ転送に使用
するバスが第１・第２の何れであるかを指定することを
特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355784A JPS6175454A (ja) | 1984-08-31 | 1984-08-31 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355784A JPS6175454A (ja) | 1984-08-31 | 1984-08-31 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175454A true JPS6175454A (ja) | 1986-04-17 |
Family
ID=16137885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18355784A Pending JPS6175454A (ja) | 1984-08-31 | 1984-08-31 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023833A1 (fr) * | 1995-12-21 | 1997-07-03 | Hitachi, Ltd. | Systeme de bus pour un processeur d'informations |
-
1984
- 1984-08-31 JP JP18355784A patent/JPS6175454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023833A1 (fr) * | 1995-12-21 | 1997-07-03 | Hitachi, Ltd. | Systeme de bus pour un processeur d'informations |
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