JPS6172458A - Ｔ１−ｓ−ｔ２スイツチ監視方式 - Google Patents
Ｔ１−ｓ−ｔ２スイツチ監視方式Info
- Publication number
- JPS6172458A JPS6172458A JP19498784A JP19498784A JPS6172458A JP S6172458 A JPS6172458 A JP S6172458A JP 19498784 A JP19498784 A JP 19498784A JP 19498784 A JP19498784 A JP 19498784A JP S6172458 A JPS6172458 A JP S6172458A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- performance
- switch
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＴ１−８−Ｔ２スイッチの動作が正常であるか
どうかとｈうことを監視する監視方式に係り、特にパリ
ティチェックのみでは検出不可能な障害をも含めて、正
確に動作状態を監視するようにしたものに関する。
どうかとｈうことを監視する監視方式に係り、特にパリ
ティチェックのみでは検出不可能な障害をも含めて、正
確に動作状態を監視するようにしたものに関する。
ディジタルデータ回線の編集用接続を行うためにＴ１−
Ｓ −Ｔ２スイッチが使用されている。これは、第１
図に示す如く１人回線側のライン１〜ラインルから伝送
されたデータをメモリ部Ｔｘ（１）〜Ｔｌ（→ で記憶
してこれをスイッチング部ＳＷで編集してメモリ部Ｔ２
（１）〜Ｔ２（→に記憶し、出回線側のライン１′〜ラ
インル′より送出するものである。このトキスイッチン
グ部ＳＷはメモリ部Ｔｘ（１）〜Ｔｌ（→から送出され
九データをメモリ部Ｔ２（１）〜Ｔｇ（→に適宜選択的
に送出することができ、メモリ部Ｔｌ（１）〜Ｔ１（→
に伝送されたそれぞれ複数のデータを各メモリ部Ｔｌ（
１）〜Ｔｌ（→に記憶したのちこれらを読出す時間を図
示省略した制御部で制御し、またスイッチング部ＳＷに
より読出された各データをその送先に応じてこれをメモ
リ部Ｔｇ（１）〜Ｔｇ（→に記憶させるものである。こ
のときスイッチング部ＳＷの制御は図示省略した制御部
により制御され、またメモリ部Ｔ ｚ （１）〜Ｔ２（
→の記入とその後の読出し制御もこれまた図示省略した
制御部により制御されるものである。
Ｓ −Ｔ２スイッチが使用されている。これは、第１
図に示す如く１人回線側のライン１〜ラインルから伝送
されたデータをメモリ部Ｔｘ（１）〜Ｔｌ（→ で記憶
してこれをスイッチング部ＳＷで編集してメモリ部Ｔ２
（１）〜Ｔ２（→に記憶し、出回線側のライン１′〜ラ
インル′より送出するものである。このトキスイッチン
グ部ＳＷはメモリ部Ｔｘ（１）〜Ｔｌ（→から送出され
九データをメモリ部Ｔ２（１）〜Ｔｇ（→に適宜選択的
に送出することができ、メモリ部Ｔｌ（１）〜Ｔ１（→
に伝送されたそれぞれ複数のデータを各メモリ部Ｔｌ（
１）〜Ｔｌ（→に記憶したのちこれらを読出す時間を図
示省略した制御部で制御し、またスイッチング部ＳＷに
より読出された各データをその送先に応じてこれをメモ
リ部Ｔｇ（１）〜Ｔｇ（→に記憶させるものである。こ
のときスイッチング部ＳＷの制御は図示省略した制御部
により制御され、またメモリ部Ｔ ｚ （１）〜Ｔ２（
→の記入とその後の読出し制御もこれまた図示省略した
制御部により制御されるものである。
ところでこのようなＴｌ −Ｓ −Ｔａスイッチにおい
ては、第１図に示す如く、メモリ部Ｔ １（１）〜Ｔｈ
（→及びＴａ（１）〜Ｔ２ （→から出力されたデータ
が正常であるか否かをチェックするため、その記憶デー
タにパリティピットを付与しておき、その読出しディ
−タをそれぞれに設けた）々リテイチェック回路Ｐ
Ｌ（１）〜Ｐ１（ｆＬ）及びＰ２（１）〜Ｐ２（→によ
りチェックしている。しかしこのようなチェック方式で
は、メモリ部Ｔ工（１）〜Ｔｌ （→及びＴａ（１）〜
Ｔ２（→に対しては動作チェックが可能であるが、それ
以外のところ。
ては、第１図に示す如く、メモリ部Ｔ １（１）〜Ｔｈ
（→及びＴａ（１）〜Ｔ２ （→から出力されたデータ
が正常であるか否かをチェックするため、その記憶デー
タにパリティピットを付与しておき、その読出しディ
−タをそれぞれに設けた）々リテイチェック回路Ｐ
Ｌ（１）〜Ｐ１（ｆＬ）及びＰ２（１）〜Ｐ２（→によ
りチェックしている。しかしこのようなチェック方式で
は、メモリ部Ｔ工（１）〜Ｔｌ （→及びＴａ（１）〜
Ｔ２（→に対しては動作チェックが可能であるが、それ
以外のところ。
例えばスイッチング部ＳＷが正常に動作しているかどう
かということをチェックすることは困難である。
かということをチェックすることは困難である。
したがって第２図（イ）に示す如く、パフォーマンス・
モニタ用パターン発生回路Ｐ Ｍ Ｓ （１）〜ＰＭＳ
（→を各メモリ部ＴＩ（１）〜Ｔ１（ル）に設け、また
パフォーマンス・モニタ受信回路ＰＭＲ（１）〜ＰＭＲ
（→を各メモリ部Ｔ２ （１）〜Ｔａ（→に設けておき
、第２図（ロ）に示す如く、空きタイムスロット部分に
モニタ用のパフォーマンス・パターン信号ＰＭＤ を記
入して送出し、これをスイッチ部ＳＷを動作させた状態
でパフォーマンス・モニタ受信回路ＰＭＲ（１）〜ＰＭ
Ｒ（→で受信してこの受信した）ぞフオーマンス・パタ
ーン信号ＰＭＤが正確であるかどうかをチェックして例
えばスイッチ部ＳＷの動作が正常か否か全チェックする
。パフォーマンス・モニタ方式も使用されている。この
パフォーマンス・チェック方式によればＴＩ ５−Ｔ
ａスイッチにおけるデータの通過するスイッチ部や回線
等の流れはチェックできるものの、このモニタ用のパフ
ォーマンスのパターン信号は空きタイムスロットを使用
しているために実際のデータ信号が挿入されているタイ
ムスロットの障害については検出できない場合がある。
モニタ用パターン発生回路Ｐ Ｍ Ｓ （１）〜ＰＭＳ
（→を各メモリ部ＴＩ（１）〜Ｔ１（ル）に設け、また
パフォーマンス・モニタ受信回路ＰＭＲ（１）〜ＰＭＲ
（→を各メモリ部Ｔ２ （１）〜Ｔａ（→に設けておき
、第２図（ロ）に示す如く、空きタイムスロット部分に
モニタ用のパフォーマンス・パターン信号ＰＭＤ を記
入して送出し、これをスイッチ部ＳＷを動作させた状態
でパフォーマンス・モニタ受信回路ＰＭＲ（１）〜ＰＭ
Ｒ（→で受信してこの受信した）ぞフオーマンス・パタ
ーン信号ＰＭＤが正確であるかどうかをチェックして例
えばスイッチ部ＳＷの動作が正常か否か全チェックする
。パフォーマンス・モニタ方式も使用されている。この
パフォーマンス・チェック方式によればＴＩ ５−Ｔ
ａスイッチにおけるデータの通過するスイッチ部や回線
等の流れはチェックできるものの、このモニタ用のパフ
ォーマンスのパターン信号は空きタイムスロットを使用
しているために実際のデータ信号が挿入されているタイ
ムスロットの障害については検出できない場合がある。
またＣＲＣチェック方式もあるが、これはデータビット
内に余剰ビットを持たせて検出する必要があり回路構成
が複雑となる。
内に余剰ビットを持たせて検出する必要があり回路構成
が複雑となる。
本発明の目的はこのような各チェック方式における問題
点を改善するために、パリティチェック方式とパフォー
マンス・モニタ方式の両方式を使用して簡単な構成によ
り各部分をできるだけ正確にチェックできるようにした
Ｔｌ −Ｓ −Ｔａスイッチ監視方式を提供することを
目的とする。
点を改善するために、パリティチェック方式とパフォー
マンス・モニタ方式の両方式を使用して簡単な構成によ
り各部分をできるだけ正確にチェックできるようにした
Ｔｌ −Ｓ −Ｔａスイッチ監視方式を提供することを
目的とする。
この目的を達成するために本発明のＴｌ−３−Ｔａスイ
ッチ監視方式では、データ記憶回路とスイッチング手段
を有するディジタルデータ回線の編集回路において、パ
フォーマンス□モニタ方式ニよるパフォーマンス・パタ
ーン発生回路と、データ信号記憶回路をパリテイ・チェ
ックするパリテイ・チェック回路と、各記憶回路間の信
号授受を行うスイッチング手段の出力データを記憶する
出力データ記憶回路をパリテイ・チェックするパリテイ
・チェック回路と、パフォーマンス・モニタ方式による
パフォーマンス・パターン受信して正常かどうかを判断
するパフォーマンス・パターン受信回路を具備し、空き
タイムスロットを利用してパフォーマンス・パターンを
送受信して回路障害を検出すると同時に前記各記憶回路
はパリテイ・チェックを行ってその障害を検出するよう
にしたことを特徴とする。
ッチ監視方式では、データ記憶回路とスイッチング手段
を有するディジタルデータ回線の編集回路において、パ
フォーマンス□モニタ方式ニよるパフォーマンス・パタ
ーン発生回路と、データ信号記憶回路をパリテイ・チェ
ックするパリテイ・チェック回路と、各記憶回路間の信
号授受を行うスイッチング手段の出力データを記憶する
出力データ記憶回路をパリテイ・チェックするパリテイ
・チェック回路と、パフォーマンス・モニタ方式による
パフォーマンス・パターン受信して正常かどうかを判断
するパフォーマンス・パターン受信回路を具備し、空き
タイムスロットを利用してパフォーマンス・パターンを
送受信して回路障害を検出すると同時に前記各記憶回路
はパリテイ・チェックを行ってその障害を検出するよう
にしたことを特徴とする。
本発明の一実施例を第３図〜第５図により説明する。
第３図は本発明の一実施例構成図、第４図はそのメモリ
部の詳細図、第５図は本発明における障害情報およびそ
の判定結果の説明図である。
部の詳細図、第５図は本発明における障害情報およびそ
の判定結果の説明図である。
第３図において、メモリ部Ｔｌ（１）〜Ｔｌ（→及びＴ
ａ （１）〜Ｔａ （→にはパリティチェック回路部が
設けられており、これらはＳ−Ｐ変換部分を除きほぼこ
のメモリとパリティチェック回路の詳細を、第３図にお
ける回路Ａを代表例として説明する。
ａ （１）〜Ｔａ （→にはパリティチェック回路部が
設けられており、これらはＳ−Ｐ変換部分を除きほぼこ
のメモリとパリティチェック回路の詳細を、第３図にお
ける回路Ａを代表例として説明する。
この回路Ａはシリーズ・パラレル変換回路１と。
ハリティ作成回路２と、メモリ３と、パリティ検出回路
４等が設けられている。
４等が設けられている。
パフォーマンス・モニタ用パターン発生（ｄ路Ｐ Ｍ
Ｓ （１）かう発生したパフォーマンス・パターン信号
Ｐ Ｍ Ｄ ＩｒＬメモリ３に記憶される。このメモリ
３には編集されるべきデータがシリーズ・パラレル変換
回路１で１オクテツト単位にパラレル変換されてメモリ
３に記憶される。そして前記パフォーマンス・パターン
信号ＰＭＤも同様にパラレル変換されるが、データ信号
と合わせてｔＺ ＋）ティ作成回路２はパリティチェッ
ク用パターンを作成し。
Ｓ （１）かう発生したパフォーマンス・パターン信号
Ｐ Ｍ Ｄ ＩｒＬメモリ３に記憶される。このメモリ
３には編集されるべきデータがシリーズ・パラレル変換
回路１で１オクテツト単位にパラレル変換されてメモリ
３に記憶される。そして前記パフォーマンス・パターン
信号ＰＭＤも同様にパラレル変換されるが、データ信号
と合わせてｔＺ ＋）ティ作成回路２はパリティチェッ
ク用パターンを作成し。
−このパリティチェック用パターンとともにメモリ３に
格納される。そしてメモリ３から読出された信号はハリ
ティ作成回路４でパリティチェックされ、論理に合わな
いタイムスロットは障害と判定されることになる。そし
てこのようにメモリ３かう出力されたパフォーマンス・
パターン信号はスイッチ部ＳＷによりスイッチ機能チェ
ックのために各回線に分配されメモリ部’ｒａ （１）
〜Ｔａ（→に伝達される。
格納される。そしてメモリ３から読出された信号はハリ
ティ作成回路４でパリティチェックされ、論理に合わな
いタイムスロットは障害と判定されることになる。そし
てこのようにメモリ３かう出力されたパフォーマンス・
パターン信号はスイッチ部ＳＷによりスイッチ機能チェ
ックのために各回線に分配されメモリ部’ｒａ （１）
〜Ｔａ（→に伝達される。
このように各回線に分配された／ξフオーマンス・パタ
ーン信号ＰＭＤはこれらのメモリ部Ｔｚ （１）〜Ｔ２
（ル）で、前記メモリ部Ｔｌ （１）におけると同様に
。
ーン信号ＰＭＤはこれらのメモリ部Ｔｚ （１）〜Ｔ２
（ル）で、前記メモリ部Ｔｌ （１）におけると同様に
。
データ信号と同様にパリティが作成されて各メモリに格
納後読出され、そしてパリティチェックされる。このｚ
Ｊ ＩＪティチェックの結果論理に合わないタイムスロ
ットは障害と判定される。そしてこのパフォーマンス・
パターン信号ＰＭＤは最後ニパフォーマンス・モニタ受
信回路ＰＭＲ（１）〜ＰＭＲ（→により送信したパター
ンと同一か否かチェックされる。勿論）ξリテイチェツ
クで、チェックすることもできる。このとき論理の合わ
ないパフォーマンス・パターン信号ＰＭＤを受信した場
合は、障害とみなされることになる。このような各メモ
リ部におけるパリティチェックの障害情報と、ノ瘤７オ
ーマンス・モニタチェックの障害情報とにより。
納後読出され、そしてパリティチェックされる。このｚ
Ｊ ＩＪティチェックの結果論理に合わないタイムスロ
ットは障害と判定される。そしてこのパフォーマンス・
パターン信号ＰＭＤは最後ニパフォーマンス・モニタ受
信回路ＰＭＲ（１）〜ＰＭＲ（→により送信したパター
ンと同一か否かチェックされる。勿論）ξリテイチェツ
クで、チェックすることもできる。このとき論理の合わ
ないパフォーマンス・パターン信号ＰＭＤを受信した場
合は、障害とみなされることになる。このような各メモ
リ部におけるパリティチェックの障害情報と、ノ瘤７オ
ーマンス・モニタチェックの障害情報とにより。
例えば第５図に示す如＜、Ｔｌ−３−Ｔａスイッチの障
害発生内容が判定されることになる。この第５図におい
てＤｙｃはルチャネルのデータを示しまたＰＭ３ はル
チャネルのパフォーマンス・パターン信号ＰＭＤを示す
。
害発生内容が判定されることになる。この第５図におい
てＤｙｃはルチャネルのデータを示しまたＰＭ３ はル
チャネルのパフォーマンス・パターン信号ＰＭＤを示す
。
本発明によれば、・クリティチェック方式とパフォーマ
ンス・モニタ方式の両方式を使用して両者の欠点を補う
とともに、ＴＬ−８−Ｔａスイッチの信頼度を向上させ
ることができる。
ンス・モニタ方式の両方式を使用して両者の欠点を補う
とともに、ＴＬ−８−Ｔａスイッチの信頼度を向上させ
ることができる。
第１図はパリティチェック方式を使用したＴｚ −８−
Ｔ２スイッｆ、ｌＸ２図ｔｒｉパフォーマンス・モニタ
方式を使用したＴｉ −Ｓ −Ｔａスイッチ、第３図は
本発明の一実施例構成図、第４図はそのメモリ部の詳細
図、第５図は障害情報およびその判定結果の説明図であ
る。 図中、ＰＭＳＵパフォーマンス・モニタ用ノソターン発
生回路、ＰＭＲはパフォーマンス・モニタ受信回路、Ｓ
Ｗはスイッチ部を示す。 特許出願人 富士通株式会社（外１名）代理人弁理士
山 谷 晧 榮す１ｍ １ツ ２’ｌｎ （イ） 二た昼歯ンニ ｓＱ
Ｔ２スイッｆ、ｌＸ２図ｔｒｉパフォーマンス・モニタ
方式を使用したＴｉ −Ｓ −Ｔａスイッチ、第３図は
本発明の一実施例構成図、第４図はそのメモリ部の詳細
図、第５図は障害情報およびその判定結果の説明図であ
る。 図中、ＰＭＳＵパフォーマンス・モニタ用ノソターン発
生回路、ＰＭＲはパフォーマンス・モニタ受信回路、Ｓ
Ｗはスイッチ部を示す。 特許出願人 富士通株式会社（外１名）代理人弁理士
山 谷 晧 榮す１ｍ １ツ ２’ｌｎ （イ） 二た昼歯ンニ ｓＱ
Claims (1)
- （１）データ記憶回路とスイッチング手段を有するディ
ジタルデータ回線の編集回路において、パフォーマンス
・モニタ方式によるパフォーマンス・パターン発生回路
と、データ信号記憶回路をパリテイ・チェックするパリ
テイ・チェック回路と、各記憶回路間の信号授受を行う
スイッチング手段の出力データを記憶する出力データ記
憶回路をパリテイ・チェックするパリテイ・チェック回
路と、パフォーマンス・モニタ方式によるパフォーマン
ス・パターン受信して正常かどうかを判断するパフォー
マンス・パターン受信回路を具備し、空きタイムスロッ
トを利用してパフォーマンス・パターンを送受信して回
路障害を検出すると同時に前記各記憶回路はパリテイ・
チェックを行つてその障害を検出するようにしたことを
特徴とするメモリ−スイッチ−メモリ構成の（Ｔ＿１−
Ｓ−Ｔ＿２スイッチ）監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19498784A JPS6172458A (ja) | 1984-09-18 | 1984-09-18 | Ｔ１−ｓ−ｔ２スイツチ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19498784A JPS6172458A (ja) | 1984-09-18 | 1984-09-18 | Ｔ１−ｓ−ｔ２スイツチ監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6172458A true JPS6172458A (ja) | 1986-04-14 |
Family
ID=16333655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19498784A Pending JPS6172458A (ja) | 1984-09-18 | 1984-09-18 | Ｔ１−ｓ−ｔ２スイツチ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105137966A (zh) * | 2015-10-20 | 2015-12-09 | 浙江中控技术股份有限公司 | 一种开关量输出通道检测方法和结构 |
-
1984
- 1984-09-18 JP JP19498784A patent/JPS6172458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105137966A (zh) * | 2015-10-20 | 2015-12-09 | 浙江中控技术股份有限公司 | 一种开关量输出通道检测方法和结构 |
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