JPS6169150A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6169150A JPS6169150A JP19720185A JP19720185A JPS6169150A JP S6169150 A JPS6169150 A JP S6169150A JP 19720185 A JP19720185 A JP 19720185A JP 19720185 A JP19720185 A JP 19720185A JP S6169150 A JPS6169150 A JP S6169150A
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- JP
- Japan
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- polycrystalline silicon
- layer
- region
- circuit element
- silicon layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高密度集積回路装置に関し、特に多結晶シリコ
ン層を用いた高密度半導体集積回路装置に関するもので
ある。
ン層を用いた高密度半導体集積回路装置に関するもので
ある。
衆知の如く、従来、集積回路装ガニは、半導体基板内に
各々絶縁分離して設けられた複数個の回路素子を、半導
体基板の表面に設けられた金属配線路で接続して構成さ
れ【きた。ここで、回路素子の金属配線路への接続はコ
ンタクト・ホール即ち回路素子表面を覆う絶れ被膜に設
けられた開孔部、を介しておこなわれた。
各々絶縁分離して設けられた複数個の回路素子を、半導
体基板の表面に設けられた金属配線路で接続して構成さ
れ【きた。ここで、回路素子の金属配線路への接続はコ
ンタクト・ホール即ち回路素子表面を覆う絶れ被膜に設
けられた開孔部、を介しておこなわれた。
しかるに、従来のこの様な構成法では、集積回路装置の
高密度かつ大規模集積化を計るとき、ｆ
微細かつ美大な数のコンタクト・ホールを設けなければ
ならず、為にこれの実現には也めて高度な微細パターン
加工技術を必要とした。
高密度かつ大規模集積化を計るとき、ｆ
微細かつ美大な数のコンタクト・ホールを設けなければ
ならず、為にこれの実現には也めて高度な微細パターン
加工技術を必要とした。
本発明の目的は、高密度かつ大規模集積化に適した新規
なる集積回路装置の拾遺を提供することにある。
なる集積回路装置の拾遺を提供することにある。
本発明の特徴は、少くとも長さ方向のｉＮ ｔｉｌｌｌ
を酸化物に変換されて形成された延在する多結晶シリコ
ン層と、この多結晶シリコン層上に設けられた複数個の
高導率材料層、たとえば金属シリサイド層とを有し、前
記多結晶シリコン層には少くとも−クの回路素子が形成
され、この回路素子の素子領域は前記酸化物と高導電材
料層とにより【画定されている半導体集積回路装置にあ
る。前記回路素子はダイオードを含み、該ダイオードは
前記多結晶シリコン層にそれぞれ設けられたー導電屋領
域、逆等も屋領域をアノード領域、カソード領域とし、
これら両領域は前記酸化物および前記高導電率材料層に
よつて画定されることができる。又、前記回路素子は抵
抗を含み、核抵抗の幅は前記酸化物によつて画定され、
長さの少くとも一端は前記高導電率材料層により【画定
され【いることができる。
を酸化物に変換されて形成された延在する多結晶シリコ
ン層と、この多結晶シリコン層上に設けられた複数個の
高導率材料層、たとえば金属シリサイド層とを有し、前
記多結晶シリコン層には少くとも−クの回路素子が形成
され、この回路素子の素子領域は前記酸化物と高導電材
料層とにより【画定されている半導体集積回路装置にあ
る。前記回路素子はダイオードを含み、該ダイオードは
前記多結晶シリコン層にそれぞれ設けられたー導電屋領
域、逆等も屋領域をアノード領域、カソード領域とし、
これら両領域は前記酸化物および前記高導電率材料層に
よつて画定されることができる。又、前記回路素子は抵
抗を含み、核抵抗の幅は前記酸化物によつて画定され、
長さの少くとも一端は前記高導電率材料層により【画定
され【いることができる。
さらに前記回路素子はダイオード８よび抵抗を含み、こ
のダイオードと抵抗とは前記連結体上に形成した高導電
率材料ＭによつてＰ３続されていることができる。又前
記回路素子は複数個存在し、所定の回路素子間は前記高
導電率材層によって接続されることができる。さらに１
前記多結晶シリコン層の回路素子非形成領域にＰ−ｎ接
合が形成されており、このＰ−ｎ接合は多結晶シリコン
層上の高導電率材料層によって短絡されることができる
。
のダイオードと抵抗とは前記連結体上に形成した高導電
率材料ＭによつてＰ３続されていることができる。又前
記回路素子は複数個存在し、所定の回路素子間は前記高
導電率材層によって接続されることができる。さらに１
前記多結晶シリコン層の回路素子非形成領域にＰ−ｎ接
合が形成されており、このＰ−ｎ接合は多結晶シリコン
層上の高導電率材料層によって短絡されることができる
。
したがって本発明によれば、従来のようなコンタクト・
ホールを必要とせず、装置の形成に必要なパターンの総
数を奢るしく減少することが出来る。
ホールを必要とせず、装置の形成に必要なパターンの総
数を奢るしく減少することが出来る。
更に本発明によれば、パターンの自己Ｊｔａ 小現象を
適用することができるため、晶度の微細パターン加工技
術を使用することなく、高密度集積回路装置を容易に得
ることができる。
適用することができるため、晶度の微細パターン加工技
術を使用することなく、高密度集積回路装置を容易に得
ることができる。
次に本発明により良く理解するために実施例をあげて説
明する。
明する。
第１図に電気等価回路で示した、トランジス２夕素子１
１抵抗素子２．８、及びダイオード４．５．６を接続し
て構成されたゲート回路を集積回路構造に実現するため
に本発明を適用した場合の実施例を第２図乃至第８図を
参照して説明する。まず第２図を参照すると、比抵抗率
１０オーム・七ンテメートルのシリコンＰ形単結晶基板
１１の所望領域に、周知のシリコン酸化膜をマスクとす
る選択拡散法によって高不純物険度のチャンネルストッ
パ用Ｐ形単結晶領域１２をトランジスタ形成予定部分を
とりかこんで環状に設ケ、トランジスタ形成予定部分の
表面シリコン窒化膜１４を設けてこれをマスクとして選
択酸化法を適用し約２ミク胃ン厚のシリコン酸化被［１
Ｂを半導体基板１１の素子非形成部分に埋置して形成す
る。この際に、周知の如く、シリコンの酸化は横方向に
も進行するため、シリコン酸化被膜１８はシリコン窒化
膜１４で覆われたトランジスタ予定領域内に横方向から
若干量侵入して形成される。したがって後にシリコン窒
化膜１４を除去して得られるシリコン単結晶露出領域の
面積１５′はもとのマスクパターンの面積よりも縮小さ
れている。本実施例の場合には約１ミクロン侵入される
から４ミクロン巾のスリットパターンを使用ゴれば約２
ミク冒ンの単結晶露出領域が得られる。次に第８図に示
すように基板表面の全面にわたってＮ形不純物元素をイ
オン注入法で打込み、熱処理をおこなってトランジスタ
予定部分にＮ形単結晶領域１５を形成する。０．１ ミ
クロン厚のシリコン窒化膜を使用し約２ミクロン厚のシ
リコン酸化被膜を形成した本実施例の場合は、打込みエ
ネルギー ２００ＫｅＶ、 ドーズ貴、 ４ＸｌＯで
燐を注入したのち、１１５０℃の短素雰囲気中で１０時
間熱処理を行５のが好適である。この処理により層抵抗
値が約 ８００ ／口、深さ約５ミク党ンのＮ形単結
晶領域が形成される。次に第４図１ に示す
ようにシリコン窒化膜１４を除去してＮ形単結晶領域１
５０表面１５′を露出させたのち、０．５ ミクロン厚
のシリコン多結晶膜１６を全面に形成し、その表面を熱
酸化して約０．０５ミクロンのシリコン酸化膜１７でＯ
い、その上にホトレジスト１８をＮ影領域１５のコレク
タ表面領域予定部分およびシリコン結晶膜１６のコレク
タ引出配線予定部分を４．襲うように選択的に設け、こ
のホトレジスト１８をマスクしてＰ形不純物元素をイオ
ン注入法でシリコン多結島厄１６内に選択的に導入する
。この際にはｓ素を打込みエネルギー１００に・ｖ１ド
ーズ量 ＩＸｉ Ｏで注入するのが好適である。
１抵抗素子２．８、及びダイオード４．５．６を接続し
て構成されたゲート回路を集積回路構造に実現するため
に本発明を適用した場合の実施例を第２図乃至第８図を
参照して説明する。まず第２図を参照すると、比抵抗率
１０オーム・七ンテメートルのシリコンＰ形単結晶基板
１１の所望領域に、周知のシリコン酸化膜をマスクとす
る選択拡散法によって高不純物険度のチャンネルストッ
パ用Ｐ形単結晶領域１２をトランジスタ形成予定部分を
とりかこんで環状に設ケ、トランジスタ形成予定部分の
表面シリコン窒化膜１４を設けてこれをマスクとして選
択酸化法を適用し約２ミク胃ン厚のシリコン酸化被［１
Ｂを半導体基板１１の素子非形成部分に埋置して形成す
る。この際に、周知の如く、シリコンの酸化は横方向に
も進行するため、シリコン酸化被膜１８はシリコン窒化
膜１４で覆われたトランジスタ予定領域内に横方向から
若干量侵入して形成される。したがって後にシリコン窒
化膜１４を除去して得られるシリコン単結晶露出領域の
面積１５′はもとのマスクパターンの面積よりも縮小さ
れている。本実施例の場合には約１ミクロン侵入される
から４ミクロン巾のスリットパターンを使用ゴれば約２
ミク冒ンの単結晶露出領域が得られる。次に第８図に示
すように基板表面の全面にわたってＮ形不純物元素をイ
オン注入法で打込み、熱処理をおこなってトランジスタ
予定部分にＮ形単結晶領域１５を形成する。０．１ ミ
クロン厚のシリコン窒化膜を使用し約２ミクロン厚のシ
リコン酸化被膜を形成した本実施例の場合は、打込みエ
ネルギー ２００ＫｅＶ、 ドーズ貴、 ４ＸｌＯで
燐を注入したのち、１１５０℃の短素雰囲気中で１０時
間熱処理を行５のが好適である。この処理により層抵抗
値が約 ８００ ／口、深さ約５ミク党ンのＮ形単結
晶領域が形成される。次に第４図１ に示す
ようにシリコン窒化膜１４を除去してＮ形単結晶領域１
５０表面１５′を露出させたのち、０．５ ミクロン厚
のシリコン多結晶膜１６を全面に形成し、その表面を熱
酸化して約０．０５ミクロンのシリコン酸化膜１７でＯ
い、その上にホトレジスト１８をＮ影領域１５のコレク
タ表面領域予定部分およびシリコン結晶膜１６のコレク
タ引出配線予定部分を４．襲うように選択的に設け、こ
のホトレジスト１８をマスクしてＰ形不純物元素をイオ
ン注入法でシリコン多結島厄１６内に選択的に導入する
。この際にはｓ素を打込みエネルギー１００に・ｖ１ド
ーズ量 ＩＸｉ Ｏで注入するのが好適である。
次に、ホトレジスト膜１８を除去したのち基板表面の全
面にわたり″Ｃ０，２ミクロン厚のシリコン窒化膜を生
成する。ホトレジストを用いてシリコン窒化膜の選択エ
ツチングをおこない、第５図に示すよ５にシリコン多結
晶膜１６の連結体形成予定部分を覆うようにシリコン窒
化膜１９を残存させ、基板を熱酸化＾理してシリコン多
結晶！ｌＸ１６の露出部分を迅択的にシリコン酸化物２
０に変換して互に分離されたシリーン多結晶膜からなる
連結体（本実施例では回路素子、素子への電極、配線を
含む〕を形成する。
面にわたり″Ｃ０，２ミクロン厚のシリコン窒化膜を生
成する。ホトレジストを用いてシリコン窒化膜の選択エ
ツチングをおこない、第５図に示すよ５にシリコン多結
晶膜１６の連結体形成予定部分を覆うようにシリコン窒
化膜１９を残存させ、基板を熱酸化＾理してシリコン多
結晶！ｌＸ１６の露出部分を迅択的にシリコン酸化物２
０に変換して互に分離されたシリーン多結晶膜からなる
連結体（本実施例では回路素子、素子への電極、配線を
含む〕を形成する。
本実施例では１０００’ｃの酸素雰囲気中で６時間熱処
理するのが好適である。この際に、シリコン多結晶中に
選択的に注入され【硼素が活性化されてシリコン多結晶
膜に、層抵抗値が約４に９６０Ｐ形半導体の電気特性を
与えると同時に基板のＮ形単結晶領域１５に接着した部
分では硼素の拡散により約０．４ミクロン深さのＰ形半
導体領域２１が形成される。又、前述の如く、選択酸化
の際に起るパターン面積縮小現象のため、得られるシリ
コン多結晶膜からなる連結体のパターン巾はもとのマス
クパターン巾に比し約１ミク鴛ン程度減少する。
理するのが好適である。この際に、シリコン多結晶中に
選択的に注入され【硼素が活性化されてシリコン多結晶
膜に、層抵抗値が約４に９６０Ｐ形半導体の電気特性を
与えると同時に基板のＮ形単結晶領域１５に接着した部
分では硼素の拡散により約０．４ミクロン深さのＰ形半
導体領域２１が形成される。又、前述の如く、選択酸化
の際に起るパターン面積縮小現象のため、得られるシリ
コン多結晶膜からなる連結体のパターン巾はもとのマス
クパターン巾に比し約１ミク鴛ン程度減少する。
次に第６図に示すように連結体のＮ影領域予定部分（本
実施例ではトランジスタのエミッタおよびコレクタ電極
配線予定部分およびダイオード形成用部分）の表面を覆
うシリコン窒化膜１９を選択的に除去し、残存するシリ
コン窒化膜をマスクとして連結体の所望部分に高濃度の
Ｎ形不純物元素を導入する。本実施例では周知の熱拡散
法により燐を９５σＣで２０分間拡散尋導入るのが好適
である。この際には、Ｎ形予定部分のシリーン多結晶膜
に燐が導入されて層抵抗値が約８０／［］のＮ形半導体
の特性を与えると同時にこのＮ形部分が基板の単結晶領
域のエミッタ、′：Ｉレクタコンタクト各予定部分に接
着した部分では単結晶領域内にも燐が拡散導入されて約
０．４ミクロン深さの高濃度Ｎ形単結晶領域２２及びｚ
８が形成される。以上の製造工程により、Ｎ形単結晶領
域１５を；レクタ領域、Ｐ形単結晶領域ｚ１をペース領
域、高濃度Ｎ形単結晶領域２２をエミッタ領域とするＮ
ＰＮ ）ランジスタと、トランジスタの各領域に接続す
るＰ形あるいはＮ形半導体特性を有する多結晶シリコン
からなる連結体が形成された。次に、連結体く形成され
ているＰＮ接合のりち不要部分を短絡し、かつ連結体中
の抵抗体を構成する部分およびダイオードのアノード、
カソード、ＰＮ接合を構成する部分以外の電極・配線部
分の電気伝導度を増加させるため以下に述べるメタライ
ズ工程をおこなう。すなわち第７図に示すように、連結
体の表面に残存する絶縁被膜１９のうち所望部分即ち必
要とする抵抗素子及びＰＮ接合を保護する部分を残し、
他の部分の絶縁被膜を除去して連結体の表面を露出させ
、基板の表面の全面にわたって金Ｍ薄膜を被着させ熱処
理をおこなって連結体ｆ）、ｂ’６出表面表面属シリサ
イド２４を形成したのち残余の金属薄膜を除去する。本
実施例では０．１ミクロン厚の白金膜を被着させ、窒素
雰囲気中で６００℃ 、８０分間の熱処理をおこない白
金シリサイドＩｆｉを形成した。熱処理後基板を王水に
浸けて残余の白金を除去して連結体の蕗出部Ｋｆｆｉ抵
抗値が約５°／Ｄの白金シリサイドが形成される。最後
に、第８図に示すように基板表面の全面に絶す被膜２５
を被着し、所望部分に金属シリサイド層術する開孔を設
けたのち、これらの開孔内で金属クリｔ
サイドにそれぞれ接続して絶ね１［２１５上に伸びる金
ＦＡ膜を形成し所望の逼極配編端子１０ト１０５とする
。この際に連結体の両側には絶Ｈ物２０があるから開孔
は連結体の幅の外側に出ても、連結体の幅の外側に出て
も、連結体の幅より広くしても差しつかえない。したが
りて開孔の目合せ余裕をゆるくとることができる。また
金属Ｂ！１１０１〜１０５ を、外部取りだし端子と
して用いても他の回路素子との記載として用いてもよい
し、第一層目の連結体と同様の多結晶シリコンを用いた
連結体に置きかえてもよい。以上の製造工程により、基
板の単結晶領域に形成されたＮＰＮ ）ランジスタｌ
と多結晶シリコン薄膜の領域に形成された抵抗素子ｚ１
３、及びＰＮ接合（ダイオード）４．５．６が金属シリ
サイド層２４で連結され、金ｋＡＦによって各々電極端
子１０１．１０２．１０８．１０４．１０５ が取り出
されて、Ｍ１図に示したゲート回路が完成する。
実施例ではトランジスタのエミッタおよびコレクタ電極
配線予定部分およびダイオード形成用部分）の表面を覆
うシリコン窒化膜１９を選択的に除去し、残存するシリ
コン窒化膜をマスクとして連結体の所望部分に高濃度の
Ｎ形不純物元素を導入する。本実施例では周知の熱拡散
法により燐を９５σＣで２０分間拡散尋導入るのが好適
である。この際には、Ｎ形予定部分のシリーン多結晶膜
に燐が導入されて層抵抗値が約８０／［］のＮ形半導体
の特性を与えると同時にこのＮ形部分が基板の単結晶領
域のエミッタ、′：Ｉレクタコンタクト各予定部分に接
着した部分では単結晶領域内にも燐が拡散導入されて約
０．４ミクロン深さの高濃度Ｎ形単結晶領域２２及びｚ
８が形成される。以上の製造工程により、Ｎ形単結晶領
域１５を；レクタ領域、Ｐ形単結晶領域ｚ１をペース領
域、高濃度Ｎ形単結晶領域２２をエミッタ領域とするＮ
ＰＮ ）ランジスタと、トランジスタの各領域に接続す
るＰ形あるいはＮ形半導体特性を有する多結晶シリコン
からなる連結体が形成された。次に、連結体く形成され
ているＰＮ接合のりち不要部分を短絡し、かつ連結体中
の抵抗体を構成する部分およびダイオードのアノード、
カソード、ＰＮ接合を構成する部分以外の電極・配線部
分の電気伝導度を増加させるため以下に述べるメタライ
ズ工程をおこなう。すなわち第７図に示すように、連結
体の表面に残存する絶縁被膜１９のうち所望部分即ち必
要とする抵抗素子及びＰＮ接合を保護する部分を残し、
他の部分の絶縁被膜を除去して連結体の表面を露出させ
、基板の表面の全面にわたって金Ｍ薄膜を被着させ熱処
理をおこなって連結体ｆ）、ｂ’６出表面表面属シリサ
イド２４を形成したのち残余の金属薄膜を除去する。本
実施例では０．１ミクロン厚の白金膜を被着させ、窒素
雰囲気中で６００℃ 、８０分間の熱処理をおこない白
金シリサイドＩｆｉを形成した。熱処理後基板を王水に
浸けて残余の白金を除去して連結体の蕗出部Ｋｆｆｉ抵
抗値が約５°／Ｄの白金シリサイドが形成される。最後
に、第８図に示すように基板表面の全面に絶す被膜２５
を被着し、所望部分に金属シリサイド層術する開孔を設
けたのち、これらの開孔内で金属クリｔ
サイドにそれぞれ接続して絶ね１［２１５上に伸びる金
ＦＡ膜を形成し所望の逼極配編端子１０ト１０５とする
。この際に連結体の両側には絶Ｈ物２０があるから開孔
は連結体の幅の外側に出ても、連結体の幅の外側に出て
も、連結体の幅より広くしても差しつかえない。したが
りて開孔の目合せ余裕をゆるくとることができる。また
金属Ｂ！１１０１〜１０５ を、外部取りだし端子と
して用いても他の回路素子との記載として用いてもよい
し、第一層目の連結体と同様の多結晶シリコンを用いた
連結体に置きかえてもよい。以上の製造工程により、基
板の単結晶領域に形成されたＮＰＮ ）ランジスタｌ
と多結晶シリコン薄膜の領域に形成された抵抗素子ｚ１
３、及びＰＮ接合（ダイオード）４．５．６が金属シリ
サイド層２４で連結され、金ｋＡＦによって各々電極端
子１０１．１０２．１０８．１０４．１０５ が取り出
されて、Ｍ１図に示したゲート回路が完成する。
以下余白
以上実施例につき説明したが、本発明の主要部分は多結
晶シリコンからなる連結体を媒体として回路素子を互に
連結した点にあり、本発明の効果は従来の回路素子接続
のためのコンタクト・ホールを排除し、かつパターンの
自己縮小効果を取り入れることにより、回路素子自体の
面伏を縮小し【高密度集積化を可能ならしめる点にある
。
晶シリコンからなる連結体を媒体として回路素子を互に
連結した点にあり、本発明の効果は従来の回路素子接続
のためのコンタクト・ホールを排除し、かつパターンの
自己縮小効果を取り入れることにより、回路素子自体の
面伏を縮小し【高密度集積化を可能ならしめる点にある
。
従ってこの発明の技術的範囲は上記実施例に限定される
ものではなく、この発明の相別は特許錆求範囲に示す全
【の装を改に及ぶ。
ものではなく、この発明の相別は特許錆求範囲に示す全
【の装を改に及ぶ。
第１図は本発明の実施例によって積積回路朽造として実
現されるべき電気等価回路図、第２図乃至第８図は本発
明の実施例による集積回路構造の製造方法の各工程にお
けるｎ１造を示す図で、第２図人および第４図乃至第８
図のＡは各図のＢのＡ−ＡＩ腺に沿りた断ＷＪ図、第８
図は断面図、第２図Ｂおよび第４図乃至第８図のＢは平
面図である。 図において １ ・・・・・・・・・・・・・・・・・・トランジ
スタ２、８ ・・・・・・・・・・・・・・・抵 抗
４．５．６・・・・・・・・・・・・ダイオード１１
・・・・・・・・・・・・・・・半導体基板１８．２０
・曲・・・・酸化物 １６ ・・・川・・・・中・・多結晶シリコン層代理人
弁理士 内 原 普１゛二ｊ：、”：、、、
、）第 ｌ ロ μ２ 第２凹 １・ 第３酊 第 ４ 口 第 ５ ＠ 答 Δ 図 ￥ｇ 出
現されるべき電気等価回路図、第２図乃至第８図は本発
明の実施例による集積回路構造の製造方法の各工程にお
けるｎ１造を示す図で、第２図人および第４図乃至第８
図のＡは各図のＢのＡ−ＡＩ腺に沿りた断ＷＪ図、第８
図は断面図、第２図Ｂおよび第４図乃至第８図のＢは平
面図である。 図において １ ・・・・・・・・・・・・・・・・・・トランジ
スタ２、８ ・・・・・・・・・・・・・・・抵 抗
４．５．６・・・・・・・・・・・・ダイオード１１
・・・・・・・・・・・・・・・半導体基板１８．２０
・曲・・・・酸化物 １６ ・・・川・・・・中・・多結晶シリコン層代理人
弁理士 内 原 普１゛二ｊ：、”：、、、
、）第 ｌ ロ μ２ 第２凹 １・ 第３酊 第 ４ 口 第 ５ ＠ 答 Δ 図 ￥ｇ 出
Claims (1)
- 【特許請求の範囲】 １、少くとも長さ方向の両側を酸化物に変換されて形成
された延在する多結晶シリコン層と、この多結晶シリコ
ン層上に設けられた複数個の高導電率材料層とを有し、
前記多結晶シリコン層には少くとも一つの回路素子が形
成され、この回路素子の素子領域は前記酸化物と高導電
材料層とによって画定されていることを特徴とする半導
体集積回路。 ２、前記回路素子はダイオードを含み、該ダイオードは
前記多結晶シリコン層にそれぞれ設けられた一導電型領
域、逆導電型領域をアノード領域、カソード領域とし、
これら両領域は前記酸化物および前記高導電率材料層に
よって画定されていることを特徴とする前記特許請求の
範囲第１項に記載の半導体集積回路装置。 ３、前記回路素子は抵抗を含み、該抵抗の幅は前記酸化
物によって画定され、長さの少くとも一端は前記高導電
率材料層によって画定されていることを特徴とする前記
特許請求の範囲第１項に記載の半導体集積回路装置。 ４、前記回路素子はダイオードおよび抵抗を含み、この
ダイオードと抵抗とは前記多結晶シリコン層上に形成し
た高導電率材料層によって接続されていることを特徴と
する前記特許請求の範囲第１項に記載の半導体装置。 ５、前記回路素子は複数個存在し、所定の回路素子間は
前記高導電率材料層によって接続されていることを特徴
とする前記特許請求の範囲第１項に記載の半導体集積回
路装置。 ６、前記多結晶シリコン層の回路素子非形成領域にＰ−
ｎ接合が形成されており、このＰ−ｎ接合は多結晶シリ
コン層上の高導電率材料層によって短絡されていること
を特徴とする前記特許請求の範囲第１項乃至第５項のい
ずれかに記載の半導体集積回路装置。 ７、前記高導電率材料層は金属シリサイド層を含乃至第
６項のいずれかに記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720185A JPS6169150A (ja) | 1985-09-06 | 1985-09-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720185A JPS6169150A (ja) | 1985-09-06 | 1985-09-06 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1425178A Division JPS54107279A (en) | 1978-02-10 | 1978-02-10 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6169150A true JPS6169150A (ja) | 1986-04-09 |
| JPS6232618B2 JPS6232618B2 (ja) | 1987-07-15 |
Family
ID=16370496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19720185A Granted JPS6169150A (ja) | 1985-09-06 | 1985-09-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247941B2 (en) | 2000-10-20 | 2007-07-24 | Silverbrook Research Pty Ltd | Printed circuit board assembly with strain-alleviating structures |
-
1985
- 1985-09-06 JP JP19720185A patent/JPS6169150A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247941B2 (en) | 2000-10-20 | 2007-07-24 | Silverbrook Research Pty Ltd | Printed circuit board assembly with strain-alleviating structures |
| US7307354B2 (en) | 2000-10-20 | 2007-12-11 | Silverbrook Research Pty Ltd | Integrated circuit (IC) carrier assembly incorporating an integrated circuit (IC) retainer |
| US7402894B2 (en) | 2000-10-20 | 2008-07-22 | Silverbrook Research Pty Ltd | Integrated circuit carrier |
| US7479697B2 (en) | 2000-10-20 | 2009-01-20 | Silverbrook Research Pty Ltd | Resilient carrier assembly for an integrated circuit |
| US7705452B2 (en) | 2000-10-20 | 2010-04-27 | Silverbrook Research Pty Ltd | Carrier assembly for an integrated circuit |
| US7767912B2 (en) | 2000-10-20 | 2010-08-03 | Silverbrook Research Pty Ltd | Integrated circuit carrier arrangement with electrical connection islands |
| US7936063B2 (en) | 2000-10-20 | 2011-05-03 | Silverbrook Research Pty Ltd | Carrier assembly for an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232618B2 (ja) | 1987-07-15 |
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