JPS6169164A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPS6169164A JPS6169164A JP19720285A JP19720285A JPS6169164A JP S6169164 A JPS6169164 A JP S6169164A JP 19720285 A JP19720285 A JP 19720285A JP 19720285 A JP19720285 A JP 19720285A JP S6169164 A JPS6169164 A JP S6169164A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高密度集積化された論理回路装置に関し、特に
多結晶シリコン層を用いた高密度半導体論理回路装置に
関するものである。
多結晶シリコン層を用いた高密度半導体論理回路装置に
関するものである。
衆知の如く、従来、論理回路を有する集積回路装置は、
半導体基板内に各々絶縁分離して設けられた複数個の凹
路素子を、半導体基板の表面κ設けられた金属配線路で
接続して構成されてきた。
半導体基板内に各々絶縁分離して設けられた複数個の凹
路素子を、半導体基板の表面κ設けられた金属配線路で
接続して構成されてきた。
Ｃζで、回路素子の金属配線路への接続！フ障ノンタク
ト・ホール即ち回路素子表面を覆う絶１被膜に設けられ
た開孔部、を介しておこなわれた。
ト・ホール即ち回路素子表面を覆う絶１被膜に設けられ
た開孔部、を介しておこなわれた。
しかるに、従来のこの様な構成法では、集積回路装置の
高密度かつ大規模集積化を計るとき、微細かつ美大な数
のコンタクト晦ホールを設けなければならず、為にこれ
の実現には極めて高度な微細パターン加工技術を必要と
した。
高密度かつ大規模集積化を計るとき、微細かつ美大な数
のコンタクト晦ホールを設けなければならず、為にこれ
の実現には極めて高度な微細パターン加工技術を必要と
した。
本発明の目的は、高密度かつ大規模集積化化適した新規
なる論理回路装置の構造を提供すること１ζある。
なる論理回路装置の構造を提供すること１ζある。
本発明の特徴は、半導体基板の一表面を覆う電気絶線物
質の表面に接着する多結晶シリコン薄膜に設けられた複
数のＰ −ｍ接合を、論理回路を構成するダイオードと
して用いた論理回路装置１ζある。このダイオードは前
記多結晶シリコン薄膜８ζそれぞれ設けられた一導電型
領域、をアノード領域、カソード領域とし、これら両領
域は多結晶シｆ リ″から変換された酸化物
４よび前記多結晶′の抵抗素子と前記ダイオードとを前
記高導電率材料層で接続して論理回路を構成することが
できる。
質の表面に接着する多結晶シリコン薄膜に設けられた複
数のＰ −ｍ接合を、論理回路を構成するダイオードと
して用いた論理回路装置１ζある。このダイオードは前
記多結晶シリコン薄膜８ζそれぞれ設けられた一導電型
領域、をアノード領域、カソード領域とし、これら両領
域は多結晶シｆ リ″から変換された酸化物
４よび前記多結晶′の抵抗素子と前記ダイオードとを前
記高導電率材料層で接続して論理回路を構成することが
できる。
又、前記多結晶シリコン薄膜内の不所望のＰ −ｎ接合
を前記高導電率材料層で短絡することができる。
を前記高導電率材料層で短絡することができる。
かかる本発明によれば半導体基板上の多結晶シリコン薄
膜゛内のＰ −ｎ接合を論理回路を構成するダイオード
としているから全体の集積度が向上する。又、従来のよ
うな多くのコンタクト・ホールを必要とせず、装置の形
成に必要なパターンの総数を著るしく減少することが出
来る。更に本発明Ｉζよれば、パターンの自己縮小現象
を適用することができるため、高度の微細パターン加工
技術を使用することなく、高密度集積回路装置を容易に
得ることができる。
膜゛内のＰ −ｎ接合を論理回路を構成するダイオード
としているから全体の集積度が向上する。又、従来のよ
うな多くのコンタクト・ホールを必要とせず、装置の形
成に必要なパターンの総数を著るしく減少することが出
来る。更に本発明Ｉζよれば、パターンの自己縮小現象
を適用することができるため、高度の微細パターン加工
技術を使用することなく、高密度集積回路装置を容易に
得ることができる。
次に本発明をより良く理解するために実施例をあげて説
明する。
明する。
第１図に電気等価回路で示した、トテンジ子り５．６を
接続して構成されたゲート回路を集積回路構造に実現す
るためζζ本発明を適用した場合の実施例を第２図乃至
第８図を参照して説明する。
接続して構成されたゲート回路を集積回路構造に実現す
るためζζ本発明を適用した場合の実施例を第２図乃至
第８図を参照して説明する。
まず第２図を参照すると、比抵抗率１０オーム・センチ
メートルのシリコンＰ形単結晶基板１１の所望領域１と
、周知のシリコン酸化膜をマスクとする選択拡散法によ
つて高不純物濃度のチャンネルストッパ用Ｐ形単結晶領
域１２をトランジスタ形成予定部分をとりかこんで環状
に設け、トランジスタ形成予定部分の表面にシリコン窒
化膜１４を設けてこれをマスクとして選択酸化法を適用
し約２ミクロン厚のシリコン酸化被膜１３を半導体基板
１１の素子非形成部分く埋置して形成する。この際に１
周知の如く、シリコンの酸化は横方向にも進行するため
、シリコン酸化被膜１３はシリコン窒化膜１４で覆われ
たトランジスタ予定領域内に横方向から若干量侵入して
形成される。したがりて後にシリコン窒化８１４を除去
して得られる例の場合ζζは約１ミクロン侵入されるか
ら４ミクａン巾のスリットパターンを使用すれば約２ミ
クロン巾の単結晶露出領域が得られる。次ｌど第３図に
示すように基板表面の全面１とわたってＮ形不純物元素
をイオン注入法で打込み、熱処理をおこなってトランジ
スタ予定部分１ζＮ形単結晶領域１５を形成する。０．
１ｔクロン厚のシリコン窒化膜を使用し約２ミクロン厚
のシリコン酸化被膜を形成した本実施例の場合は、打込
みエネルギー２００ＫｍＶ、ドーズ量４ Ｘ １０”で
燐を注入したのち、１１５０℃の窒素雰囲気中で１０時
間熱処理を行うのが好適である。この処理１こより層抵
抗値かＦＪ ３００Ω／口、深さ約５ミクロンのＮ形単
結晶領域が形成される。次に第４図に示すようにシリコ
ン窒化膜１４を除去してＮ形単結晶領域１５の表面１５
′を露出させたのち、０．５ｔクロン厚のシリコン多結
晶１１１１１６を全面に形成し、その表面を熱酸化して
約α０５ミクロンのシリコン酸化膜１７で覆い、予定部
分を覆うよう暑こ選択的に設け、このホトレジストエ８
をマスクにしてＰ形不純物元素をイオン注入法でシリコ
ン多結晶膜１６内に選択的ｌこ導入する。この際１ζは
硼素を打込みエネルギー１００ＫｅＶ、 ドーズｆｉ
ｌＸ１０”で注入するのが好適である。次に、ホトレジ
ストＲ１８を除去したのち基板表面の全面化わたって０
．２ミクロン深のシリコン窒化膜を生成する。ホトレジ
ストを用いてシリコン窒化膜の選択エツチングをおこな
い、第５図に示すようにシリコン多結晶ＷＸ１６の連結
体形成予定部分を覆うようにシリコン窒化膜１９を残存
させ、基板を熱酸化処理してシリコン多結晶膜１６の露
出部分を選択的にシリコン酸化物２０に変換して互に分
離されたシリコン多結晶膜からなる連結体（本実施例で
は回路素子、素子への電極、配線を含む）を形成する。
メートルのシリコンＰ形単結晶基板１１の所望領域１と
、周知のシリコン酸化膜をマスクとする選択拡散法によ
つて高不純物濃度のチャンネルストッパ用Ｐ形単結晶領
域１２をトランジスタ形成予定部分をとりかこんで環状
に設け、トランジスタ形成予定部分の表面にシリコン窒
化膜１４を設けてこれをマスクとして選択酸化法を適用
し約２ミクロン厚のシリコン酸化被膜１３を半導体基板
１１の素子非形成部分く埋置して形成する。この際に１
周知の如く、シリコンの酸化は横方向にも進行するため
、シリコン酸化被膜１３はシリコン窒化膜１４で覆われ
たトランジスタ予定領域内に横方向から若干量侵入して
形成される。したがりて後にシリコン窒化８１４を除去
して得られる例の場合ζζは約１ミクロン侵入されるか
ら４ミクａン巾のスリットパターンを使用すれば約２ミ
クロン巾の単結晶露出領域が得られる。次ｌど第３図に
示すように基板表面の全面１とわたってＮ形不純物元素
をイオン注入法で打込み、熱処理をおこなってトランジ
スタ予定部分１ζＮ形単結晶領域１５を形成する。０．
１ｔクロン厚のシリコン窒化膜を使用し約２ミクロン厚
のシリコン酸化被膜を形成した本実施例の場合は、打込
みエネルギー２００ＫｍＶ、ドーズ量４ Ｘ １０”で
燐を注入したのち、１１５０℃の窒素雰囲気中で１０時
間熱処理を行うのが好適である。この処理１こより層抵
抗値かＦＪ ３００Ω／口、深さ約５ミクロンのＮ形単
結晶領域が形成される。次に第４図に示すようにシリコ
ン窒化膜１４を除去してＮ形単結晶領域１５の表面１５
′を露出させたのち、０．５ｔクロン厚のシリコン多結
晶１１１１１６を全面に形成し、その表面を熱酸化して
約α０５ミクロンのシリコン酸化膜１７で覆い、予定部
分を覆うよう暑こ選択的に設け、このホトレジストエ８
をマスクにしてＰ形不純物元素をイオン注入法でシリコ
ン多結晶膜１６内に選択的ｌこ導入する。この際１ζは
硼素を打込みエネルギー１００ＫｅＶ、 ドーズｆｉ
ｌＸ１０”で注入するのが好適である。次に、ホトレジ
ストＲ１８を除去したのち基板表面の全面化わたって０
．２ミクロン深のシリコン窒化膜を生成する。ホトレジ
ストを用いてシリコン窒化膜の選択エツチングをおこな
い、第５図に示すようにシリコン多結晶ＷＸ１６の連結
体形成予定部分を覆うようにシリコン窒化膜１９を残存
させ、基板を熱酸化処理してシリコン多結晶膜１６の露
出部分を選択的にシリコン酸化物２０に変換して互に分
離されたシリコン多結晶膜からなる連結体（本実施例で
は回路素子、素子への電極、配線を含む）を形成する。
本実施例では１０００℃の酸素雰囲気中で６時間熱処理
するのが好適であ４ ６・００際に・′す″′
多多結晶９遣着した部分では硼素の拡散により約０．４
ミクロン深さのＰ形半導体領域２１が形成される。又、
前述の如く、選択酸化の際化起るパターン面積縮小現象
のため、得られるシリコン多結晶膜からなる連結体のパ
ターン巾はもとのマスクパターン中に比し約１ミクロン
程度減少する。
するのが好適であ４ ６・００際に・′す″′
多多結晶９遣着した部分では硼素の拡散により約０．４
ミクロン深さのＰ形半導体領域２１が形成される。又、
前述の如く、選択酸化の際化起るパターン面積縮小現象
のため、得られるシリコン多結晶膜からなる連結体のパ
ターン巾はもとのマスクパターン中に比し約１ミクロン
程度減少する。
次に第６図に示すように連結体のＮ影領域予定部分（本
実施例ではトランジスタのエミッタおよびコレクタ電極
配線予定部分およびダイオード形成用部分）の表面を覆
うシリコン窒化膜１９を選択的に除去し、残存するシリ
コン窒化膜をマスクとして連結体の所望部分に高濃度の
Ｎ形不純物元素を導入する。本実施例では周知の熱拡散
法により燐を９５０℃で２０分間拡散導入するのが好適
である。この際蕃ζは、Ｎ形予．足部分のシリコン多結
晶膜に燐が導入されて層抵抗値が約２００／口のＮ形半
導体の特性を与えると同時にこのＮ形部分が基板の単結
晶領域のエミッタ、コレクタコンタクトＮ形単結晶領域
２２及び２３が形成される。以上の製造工程１ζより、
Ｎ形単結晶領域１５をコレクタ領域、Ｐ形単結晶領域２
１をベース領域、高濃度Ｎ形単結晶領域２２をエミッタ
領域とするＮＰＮトランジスタと、トランジスタの各領
域に接続するＰ形あるいはＮ形半導体特性を有する多結
晶シリコンからなる連結体が形成された。次に、連結体
に形成されているＰＮ接合のうち不要部分を短絡し、か
つ連結体中の抵抗体を構成する部分およびダイオードの
アノード、カソード、ＰＮ接合を構成する部分以外の電
極・配線部分の電気伝導度を増加させるため以下に述べ
るメタライズ工程をおこなう。すなわち第７図に示すよ
うに、連結体の表面に残存する絶縁被膜１９のうち所望
部分即ち必要とする抵抗素子及びＰＮ接合を保護する部
分を残し、他の部分の絶縁被膜を除去して連結体の表面
を露出させ、基板の表面の全面ｌζわたりて金属薄膜を
被着させ熱処理をおこなって連結体クロン厚の白金膜を
被着させ、窒素雰囲気中で６００’Ｃ１３０分間の熱処
理をおこない白金シリサイド層を形成した。熱処理後基
板を王水に浸けて残余の白金を除去して連結体の露出部
番ζ層抵抗値が約５０／口の白金シリサイドが形成され
る。最後に、第８図に示すよう１こ基板表面に絶縁被膜
２５を被着し、所望部分に金属シリサイドに達する開孔
を設けたのち、これらの開孔内で金属シリサイドにそれ
ぞれ接続して絶縁膜２５上に伸びる金属膜を形成し、所
望の電極配線端子１０１〜１０５とする。
実施例ではトランジスタのエミッタおよびコレクタ電極
配線予定部分およびダイオード形成用部分）の表面を覆
うシリコン窒化膜１９を選択的に除去し、残存するシリ
コン窒化膜をマスクとして連結体の所望部分に高濃度の
Ｎ形不純物元素を導入する。本実施例では周知の熱拡散
法により燐を９５０℃で２０分間拡散導入するのが好適
である。この際蕃ζは、Ｎ形予．足部分のシリコン多結
晶膜に燐が導入されて層抵抗値が約２００／口のＮ形半
導体の特性を与えると同時にこのＮ形部分が基板の単結
晶領域のエミッタ、コレクタコンタクトＮ形単結晶領域
２２及び２３が形成される。以上の製造工程１ζより、
Ｎ形単結晶領域１５をコレクタ領域、Ｐ形単結晶領域２
１をベース領域、高濃度Ｎ形単結晶領域２２をエミッタ
領域とするＮＰＮトランジスタと、トランジスタの各領
域に接続するＰ形あるいはＮ形半導体特性を有する多結
晶シリコンからなる連結体が形成された。次に、連結体
に形成されているＰＮ接合のうち不要部分を短絡し、か
つ連結体中の抵抗体を構成する部分およびダイオードの
アノード、カソード、ＰＮ接合を構成する部分以外の電
極・配線部分の電気伝導度を増加させるため以下に述べ
るメタライズ工程をおこなう。すなわち第７図に示すよ
うに、連結体の表面に残存する絶縁被膜１９のうち所望
部分即ち必要とする抵抗素子及びＰＮ接合を保護する部
分を残し、他の部分の絶縁被膜を除去して連結体の表面
を露出させ、基板の表面の全面ｌζわたりて金属薄膜を
被着させ熱処理をおこなって連結体クロン厚の白金膜を
被着させ、窒素雰囲気中で６００’Ｃ１３０分間の熱処
理をおこない白金シリサイド層を形成した。熱処理後基
板を王水に浸けて残余の白金を除去して連結体の露出部
番ζ層抵抗値が約５０／口の白金シリサイドが形成され
る。最後に、第８図に示すよう１こ基板表面に絶縁被膜
２５を被着し、所望部分に金属シリサイドに達する開孔
を設けたのち、これらの開孔内で金属シリサイドにそれ
ぞれ接続して絶縁膜２５上に伸びる金属膜を形成し、所
望の電極配線端子１０１〜１０５とする。
この際に連結体の両側には絶縁物２０があるから開孔は
連結体の幅の外側に出ても、連結体の幅より広くしても
差しつかえない。したがって開孔の目合せ余裕をゆるく
とることができる。また金属膜１０１〜１０５を、外部
取りだし端子として用いても他の回路素子との配線とし
て用いてもよいし、第一層目の連結体と同様の多結晶シ
リコンを用いた連結体に置きかえてもよい。以上の製造
工程夢ζれた抵抗素子２．３、及びＰＮ接合（ダイオー
ド）４，５．６が金属シリサイド属２４で連結され、金
属膜によって各々電極端子１０１．１０２．１０３．１
０４．１０５が取り出されて第１図に示したゲート回路
が完成する。
連結体の幅の外側に出ても、連結体の幅より広くしても
差しつかえない。したがって開孔の目合せ余裕をゆるく
とることができる。また金属膜１０１〜１０５を、外部
取りだし端子として用いても他の回路素子との配線とし
て用いてもよいし、第一層目の連結体と同様の多結晶シ
リコンを用いた連結体に置きかえてもよい。以上の製造
工程夢ζれた抵抗素子２．３、及びＰＮ接合（ダイオー
ド）４，５．６が金属シリサイド属２４で連結され、金
属膜によって各々電極端子１０１．１０２．１０３．１
０４．１０５が取り出されて第１図に示したゲート回路
が完成する。
以上実施例１ζつき説明したが、本発明の主要部分は多
結晶シリコンに形成したＰＮ接合を論理回路のダイオー
ドとしたことであり、これ−こより集積度が大巾に向上
する。
結晶シリコンに形成したＰＮ接合を論理回路のダイオー
ドとしたことであり、これ−こより集積度が大巾に向上
する。
従りてこの発明の技術的範囲は上記実施側番こ限定され
るものではなく、この発明の権利は特許請求範囲に示す
全ての装置及ぶ。
るものではなく、この発明の権利は特許請求範囲に示す
全ての装置及ぶ。
第１図は本発明の実施例によって集積回路構造として実
現されるべき電気等価回路図、第２図乃ｔ
型箱８図は本発明の実施例による集積回路構造の図Ｂお
よび第４図乃至第８図のＢは平面図である。 図ｉζおいて １・・・・・・・・・・・・・・・トランジスタ２．３
・・・・・・・・・抵 抗 ４．５．６・・・ダイオード １１・・・・・・・・・・・・半導体基板１３．２０・
・・酸化物 １６・・・・・・・・・・・・多結晶シリコン層第 ／
’１２ｒ ！ 第２ 回 第３ 図 第 ４ 凹 ｖ１５ 頃 ′＄ｊ 図 第 ｇ 回 ｌσｌ ／ｌ！！
現されるべき電気等価回路図、第２図乃ｔ
型箱８図は本発明の実施例による集積回路構造の図Ｂお
よび第４図乃至第８図のＢは平面図である。 図ｉζおいて １・・・・・・・・・・・・・・・トランジスタ２．３
・・・・・・・・・抵 抗 ４．５．６・・・ダイオード １１・・・・・・・・・・・・半導体基板１３．２０・
・・酸化物 １６・・・・・・・・・・・・多結晶シリコン層第 ／
’１２ｒ ！ 第２ 回 第３ 図 第 ４ 凹 ｖ１５ 頃 ′＄ｊ 図 第 ｇ 回 ｌσｌ ／ｌ！！
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一表面を覆う電気絶縁物質の表面に接
着する多結晶シリコン薄膜に設けられた複数のＰ−ｎ接
合を、論理回路を構成するダイオードとして用いたこと
を特徴とする論理回路装置。 ２、前記ダイオードは前記多結晶シリコン薄膜にそれぞ
れ設けられた一導電型領域、逆導電型領域をアノード領
域、カソード領域とし、これら両領域は多結晶シリコン
から変換された酸化物および前記多結晶シリコン薄膜上
の高導電率材料層によつて画定されていることを特徴と
する前記特許請求の範囲第１項に記載の論理回路装置。 ３、前記多結晶シリコン薄膜には抵抗素子を含み、該抵
抗素子と前記ダイオードとは前記高導電率材料層によつ
て接続されていることを特徴とする前記特許請求の範囲
第２項に記載の論理回路装置。 ４、前記多結晶シリコン薄膜の回路素子非形成領域にＰ
−ｎ接合が形成されており、このＰ−ｎ接合は多結晶シ
リコン薄膜上の高導電率材料層によつて短絡されている
ことを特徴とする前記特許請求の範囲第１項乃至第３項
のいずれかに記載の論理回路装置。 ５、前記高導電率材料層は金属シリサイド層を含むこと
を特徴とする前記特許請求の範囲第２項乃至第４項のい
ずれかに記載の論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720285A JPS6169164A (ja) | 1985-09-06 | 1985-09-06 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720285A JPS6169164A (ja) | 1985-09-06 | 1985-09-06 | 論理回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1425178A Division JPS54107279A (en) | 1978-02-10 | 1978-02-10 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169164A true JPS6169164A (ja) | 1986-04-09 |
Family
ID=16370512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19720285A Pending JPS6169164A (ja) | 1985-09-06 | 1985-09-06 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225370A (ja) * | 1988-03-04 | 1989-09-08 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US5159416A (en) * | 1990-04-27 | 1992-10-27 | Nec Corporation | Thin-film-transistor having schottky barrier |
-
1985
- 1985-09-06 JP JP19720285A patent/JPS6169164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225370A (ja) * | 1988-03-04 | 1989-09-08 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US5159416A (en) * | 1990-04-27 | 1992-10-27 | Nec Corporation | Thin-film-transistor having schottky barrier |
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