JPS6232618B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は高密度集積回路装置に関し、特に多結
晶シリコン層を用いた高密度半導体集積回路装置
に関するものである。

衆知の如く、従来、集積回路装置は、半導体基
板内に各々絶縁分離して設けられた複数個の回路
素子を、半導体基板の表面に設けられた金属配線
路で接続して構成されてきた。ここで、回路素子
の金属配線路への接続はコンタクト・ホール即ち
回路素子表面を覆う絶縁被膜に設けられた開孔
部、を介しておこなわれた。

しかるに、従来のこの様な構成法では、集積回
路装置の高密度かつ大規模集積化を計るとき、微
細かつ莫大な数のコンタクト・ホールを設けなけ
ればならず、為にこれの実現には極めて高度な微
細パターン加工技術を必要とした。

本発明の目的は、高密度かつ大規模集積化に適
した新規なる集積回路装置の構造を提供すること
にある。

本発明の特徴は、少くとも長さ方向の両側を酸
化物に変換されて形成された延在する多結晶シリ
コン層と、この多結晶シリコン層上に設けられた
複数個の高導率材料層、たとえば金属シリサイド
層とを有し、前記多結晶シリコン層には少くとも
一つの回路素子が形成され、この回路素子の素子
領域は前記酸化物と高導電材料層とによつて画定
されている半導体集積回路装置にある。前記回路
素子はダイオードを含み、該ダイオードは前記多
結晶シリコン層にそれぞれ設けられた一導電型領
域、逆導電型領域をアノード領域、カソード領域
とし、これら両領域は前記酸化物および前記高導
電率材料層によつて画定されることができる。
又、前記回路素子は抵抗を含み、該抵抗の幅は前
記酸化物によつて画定され、長さの少くとも一端
は前記高導電率材料層によつて画定されているこ
とができる。さらに前記回路素子はダイオードお
よび抵抗を含み、このダイオードと抵抗とは前記
連結体上に形成した高導電率材料層によつて接続
されていることができる。又前記回路素子は複数
個存在し、所定の回路素子間は前記高導電率材層
によつて接続されることができる。さらに、前記
多結晶シリコン層の回路素子非形成領域にＰ―ｎ
接合が形成されており、このＰ―ｎ接合は多結晶
シリコン層上の高導電率材料層によつて短絡され
ることができる。

したがつて本発明によれば、従来のようなコン
タクト・ホールを必要とせず、装置の形成に必要
なパターンの総数を著るしく減少することが出来
る。

更に本発明によれば、パターンの自己縮小現象
を適用することができるため、高度の微細パター
ン加工技術を使用することなく、高密度集積回路
装置を容易に得ることができる。

次に本発明により良く理解するために実施例を
あげて説明する。

第１図に電気等価回路で示した、トランジスタ
素子１、抵抗素子２，３、及びダイオード４，
５，６を接続して構成されたゲート回路を集積回
路構造に実現するために本発明を適用した場合の
実施例を第２図乃至第８図を参照して説明する。
まず第２図を参照すると、比抵抗率10オーム・セ
ンチメートルのシリコンＰ形単結晶基板１１の所
望領域に、周知のシリコン酸化膜をマスクとする
選択拡散法によつて高不純物濃度のチヤンネルス
トツパ用Ｐ形単結晶領域１２をトランジスタ形成
予定部分をとりかこんで環状に設け、トランジス
タ形成予定部分の表面シリコン窒化膜１４を設け
てこれをマスクとして選択酸化法を適用し約２ミ
クロン厚のシリコン酸化被膜１３を半導体基板１
１の素子非形成部分に埋置して形成する。この際
に、周知の如く、シリコンの酸化は横方向にも進
行するため、シリコン酸化被膜１３はシリコン窒
化膜１４で覆われたトランジスタ予定領域内に横
方向から若干量侵入して形成される。したがつて
後にシリコン窒化膜１４を除去して得られるシリ
コン単結晶露出領域の面積１５′はもとのマスク
パターンの面積よも縮小されている。本実施例の
場合には約１ミクロン侵入されるから４ミクロン
巾のスリツトパターンを使用すれば約２ミクロン
の単結晶露出領域が得られる。次に第３図に示す
ように基板表面の全面にわたつてＮ形不純物元素
をイオン注入法で打込み、熱処理をおこなつてト
ランジスタ予定部分にＮ形単結晶領域１５を形成
する。0.1ミクロン厚のシリコン窒化膜を使用し
約２ミクロン厚のシリコン酸化被膜を形成した本
実施例の場合は、打込みエネルギー200KeV、ド
ーズ量４×10¹³で燐を注入したのち、1150℃の窒
素雰囲気中で10時間熱処理を行うのが好適であ
る。この処理により層抵抗値が約300Ω／□、深
さ約５ミクロンのＮ形単結晶領域が形成される。
次に第４図に示すようにシリコン窒化膜１４を除
去してＮ形単結晶領域１５の表面１５′を露出さ
せたのち、0.5ミクロン厚のシリコン多結晶膜１
６を全面に形成し、その表面を熱酸化して約0.05
ミクロンのシリコン酸化膜１７で覆い、その上に
ホトレジスト１８をＮ形領域１５のコレクタ表面
領域予定部分およびシリコン結晶膜１６のコレク
タ引出配線予定部分を覆うように選択的に設け、
このホトレジスト１８をマスクしてＰ形不純物元
素をイオン注入法でシリコン多結晶膜１６内に選
択的に導入する。この際には硼素を打込みエネル
ギー100KeV、ドーズ量１×10¹⁴で注入するのが
好適である。

次に、ホトレジスト膜１８を除去したのち基板
表面の全面にわたつて0.2ミクロン厚のシリコン
窒化膜を生成する。ホトレジストを用いてシリコ
ン窒化膜の選択エツチングをおこない、第５図に
示すようにシリコン多結晶膜１６の連結体形成予
定部分を覆うようにシリコン窒化膜１９を残存さ
せ、基板を熱酸化処理してシリコン多結晶膜１６
の露出部分を選択的にシリコン酸化物２０に変換
して互に分離されたシリコン多結晶膜からなる連
結体（本実施例では回路素子、素子への電極、配
線を含む）を形成する。本実施例では1000℃の酸
素雰囲気中で６時間熱処理するのが好適である。
この際に、シリコン多結晶中に選択的に注入され
て硼素が活性化されてシリコン多結晶膜に層抵抗
値が約4KΩ／□のＰ形半導体の電気特性を与え
ると同時に基板のＮ形単結晶領域１５に接着した
部分では硼素の拡散により約0.4ミクロン深さの
Ｐ形半導体領域２１が形成される。又、前述の如
く、選択酸化の際に起るパターン面積縮小現象の
ため、得られるシリコン多結晶膜からなる連結体
のパターン巾はもとのマスクパターン巾に比し約
１ミクロン程度減少する。

次に第６図に示すように連結体のＮ形領域予定
部分（本実施例ではトランジスタのエミツタおよ
びコレクタ電極配線予定部分およびダイオード形
成用部分）の表面を覆うシリコン窒化膜１９を選
択的に除去し、残存するシリコン窒化膜をマスク
として連結体の所望部分に高濃度のＮ形不純物元
素を導入する。本実施例では周知の熱拡散法によ
り燐を950℃で20分間拡散導入するのが好適であ
る。この際には、Ｎ形予定部分のシリコン多結晶
膜に燐が導入されて層抵抗値が約20Ω／□のＮ形
半導体の特性を与えると同時にこのＮ形部分が基
板の単結晶領域のエミツタ、コレクタコンタクト
各予定部分に接着した部分では単結晶領域内にも
燐が拡散導入されて約0.4ミクロン深さの高濃度
Ｎ形単結晶領域２２及び２３が形成される。以上
の製造工程により、Ｎ形単結晶領域１５をコレク
タ領域、Ｐ形単結晶領域２１をベース領域、高濃
度Ｎ形単結晶領域２をエミツタ領域とするNPN
トランジスタと、トランジスタの各領域に接続す
るＰ形あるいはＮ形半導体特性を有する多結晶シ
リコンからなる連結体が形成された。次に、連結
体に形成されているPN接合のりち不要部分を短
絡し、かつ連結体中の抵抗体を構成する部分およ
びダイオードのアノード、カソード、PN接合を
構成する部分以外の電極・配線部分の電気伝導度
を増加させるため以下に述べるメタライズ工程を
おこなう。すなわち第７図に示すように、連結体
の表面に残存する絶縁被膜１９のうち所望部分即
ち必要とする抵抗素子及びPN接合を保護する部
分を残し、他の部分の絶縁被膜を除去して連結体
の表面を露出させ、基板の表面の全面にわたつて
金属薄膜を被着させ熱処理をおこなつて連結体の
露出表面に金属シリサイド２４を形成したのち残
余の金属薄膜を除去する。本実施例では0.1ミク
ロン厚の白金膜を被着させ、窒素雰囲気中で600
℃、30分間の熱処理をおこない白金シリサイド層
を形成した。熱処理後基板を王水に浸けて残余の
白金を除去して連結体の露出部に層抵抗値が約５
Ω／□の白金シリサイドが形成される。最後に、
第８図に示すように基板表面の全面に絶縁被膜２
５を被着し、所望部分に金属シリサイドに達する
開孔を設けたのち、これらの開孔内で金属シリサ
イドにそれぞれ接続して絶縁膜２５上に伸びる金
属膜を形成し所望の電極配線端子１０１〜１０５
とする。この際に連結体の両側には絶縁物２０が
あるから開孔は連結体の幅の外側に出ても、連結
体の幅の外側に出ても、連結体の幅より広くして
も差しつかえない。したがつて開孔の目合せ余裕
をゆるくとることができる。また金属膜１０１〜
１０５を、外部取りだし端子として用いても他の
回路素子との配線として用いてもよいし、第一層
目の連結体と同様の多結晶シリコンを用いた連結
体に置きかえてもよい。以上の製造工程により、
基板の単結晶領域に形成されたNPNトランジス
タ１と多結晶シリコン薄膜の領域に形成された抵
抗素子２，３、及びPN接合（ダイオード）４，
５，６が金属シリサイド２４で連結され、金属膜
によつて各々電極端子１０１，１０２，１０３，
１０４，１０５が取り出されて第１図に示したゲ
ート回路が完成する。

以上実施例につき説明したが、本発明の主要部
分は多結晶シリコンからなる連結体を媒体として
回路素子を互に連結した点にあり、本発明の効果
は従来の回路素子接続のためのコンタクト・ホー
ルを排除し、かつパターンの自己縮小効果を取り
入れることにより、回路素子自体の面積を縮小し
て高密度集積化を可能ならしめる点にある。

従つてこの発明の技術的範囲は上記実施例に限
定されるものではなく、この発明の権利は特許請
求範囲に示す全ての装置に及ぶ。

【図面の簡単な説明】

第１図は本発明の実施例によつて集積回路構造
として実現されるべき電気等価回路図、第２図乃
至第８図は本発明の実施例による集積回路構造の
製造方法の各工程における構造を示す図で、第２
図Ａおよび第４図乃至第８図のＡは各図のＢのＡ
―A′線に沿つた断面図、第３図は断面図、第２
図Ｂおよび第４図乃至第８図のＢは平面図であ
る。 図において、１……トランジスタ、２，３……
抵抗、４，５，６……ダイオード、１１……半導
体基板、１３，２０……酸化物、１６……多結晶
シリコン層。

Claims (1)

1. 【特許請求の範囲】 １ 少くとも長さ方向の両側を酸化物に変換され
   て形成された延在する多結晶シリコン層と、この
   多結晶シリコン層上に設けられた複数個の高導電
   率材料層とを有し、前記多結晶シリコン層には少
   くとも一つの回路素子が形成され、この回路素子
   の素子領域は前記酸化物と高導電材料層とによつ
   て画定されていることを特徴とする半導体集積回
   路。 ２ 前記回路素子はダイオードを含み、該ダイオ
   ードは前記多結晶シリコン層にそれぞれ設けられ
   た一導電型領域、逆導電型領域をアノード領域、
   カソード領域とし、これら両領域は前記酸化物お
   よび前記高導電率材料層によつて画定されている
   ことを特徴とする前記特許請求の範囲第１項に記
   載の半導体集積回路装置。 ３ 前記回路素子は抵抗を含み、該抵抗の幅は前
   記酸化物によつて画定され、長さの少くとも一端
   は前記高導電率材料層によつて画定されているこ
   とを特徴とする前記特許請求の範囲第１項に記載
   の半導体集積回路装置。 ４ 前記回路素子はダイオードおよび抵抗を含
   み、このダイオードと抵抗とは前記多結晶シリコ
   ン層上に形成した高導電率材料層によつて接続さ
   れていることを特徴とする前記特許請求の範囲第
   １項に記載の半導体装置。 ５ 前記回路素子は複数個存在し、所定の回路素
   子間は前記高導電率材料層によつて接続されてい
   ることを特徴とする前記特許請求の範囲第１項に
   記載の半導体集積回路装置。 ６ 前記多結晶シリコン層の回路素子非形成領域
   にＰ―ｎ接合が形成されており、このＰ―ｎ接合
   は多結晶シリコン層上の高導電率材料層によつて
   短絡されていることを特徴とする前記特許請求の
   範囲第１項乃至第５項のいずれかに記載の半導体
   集積回路装置。 ７ 前記高導電率材料層は金属シリサイド層を含
   むことを特徴とする前記特許請求の範囲第１項乃
   至第６項のいずれかに記載の半導体集積回路装
   置。