JPS6168616A - サ−ボ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は位相誤差検出カウンタと速度誤差検出カウンタ
を備えた回転体のサーボ装置に関するものである。

従来例の構成とその問題点 第１図は家庭用ビデオテープレコーダのサーボシステム
の再生時における代表的なブロックダイアグラムを示し
たものであり、第１図において、１は映像信号の録再用
ヘッドが取り付けられた回転シリンダを駆動するシリン
ダモータであり、前記回転シリンダにはその回転速度に
依存した周波数の交流信号を発生する周波数発電機２と
、１回転あたり１回の位置検出信号を発生する位置検出
器３が連結されている。

前記周波数発電機２の出力信号はＦＧ信号増幅器４によ
って増幅ならびに波形整形され、その出力は分周器５お
よびコントローラ６に供給さ九、前記位置検出器３の出
力はＰＧ信号増幅器７によって増幅ならびに波形整形さ
れ、その出力はリセット信号として前記分周器６と２分
の１の分周器８に供給されている。

また、クロック発生器９の出力信号は分周器１゜を経由
してシリンダ位相系カウンタ１１．シリンダ速度系カウ
ンタ１２．キャプスタ／位相系カウンタ３２（後述）、
キャプスタン速度系カウンタ２８（後述）にそれぞれク
ロック信号として供給されている。

前記シリンダ位相系カウンタ１１のビット数は１６ビツ
ト構成になっており、１６ビツトのシリンダ位相系ＦＩ
ＯＭ（読み出し専用メモリ）１３からプリセットデータ
が供給され、その出力はデコーダ１４と１０ビツトのラ
ッチ１６に供給され、前記デコーダ１４の第１の出力は
プリセット信号として前記シリンダ位相系カウンタ１１
に供給され、同第２の出力は遅延回路１６に供給され、
前記ラッチ１５の出力データは１ｏビツトのＤ−Ａコン
バータ（ディジタル−アナログ変換器）１了に供給され
ている。

なお、前記ラッチ１５には前記シリンダ位相系ＲＯＭ１
３の１６ピツトの出力データのうちＩ、ＳＢ（最下位ビ
ット）を含む下位１０ビツトのデータが供給されている
。

また、前記分周器８の出力はロード信号として前記ラッ
テ１６に供給され、前記コントローラ６の第１の出力は
ロード信号として８ビゾトのラッチ１８に供給され、同
第２の出力はプリセント信号として前記シリンダ速度系
カウンタ１２に供給されている。

前記／リンダ速度系カウンタ１２は１２ピツト構成にな
っており、１２ビツトのシリンダ速度系ＲＯＭ１ｓから
プリセットデータが供給され、その出力データのうちＬ
ＳＢを含む下位８ビツトのデータが前記ラッチ１８に供
給され、前記ラッチ１８の出力データ／ｄ、ａビットの
Ｄ−Ａコンバータ２０に供給されている。

さらに、前記Ｄ−ムコンバータ１７と前記Ｄ−人コンパ
ータ２０の出力は合成回路２１によって合成され、前記
合成回路２１の出力信号がシリンダモータ駆動回路２２
に供給されている。

一方、磁気テープを走行させるだめのキャプスタンモー
タ２３には周波数発電機２４が連結され、前記周波数発
電機２４の出力信号はＦＧ信号増幅゛器２５によって増
幅ならびに波形整形されたのちコントロー５２６に供給
され、前記コントローラ２６の第１の出力はロード信号
として８ビツトのラッテ２７に供給され、同第２の出力
はプリセット信号として１０ビツトのキャプスタン速度
系カウンタ２８に供給されている。

ｔた、磁気テープに一定間隔で記録されたコントロール
信号を再生するコントロールへｙド２９の出力信号はコ
ントロール信号増幅器３０によって増幅ならびに波形整
形されたのち、ロード信号として１０ビツトのラッチ３
１に供給されている。

前記キャプスタン速度系カウンタ２８と、１５ビツトの
キャプスタン位相系カウンタ３２には前記分周器１０か
らそれぞれクロック信号が供給されている。

前記キャプスタン位相系カウンタ３２には前記遅延回路
１６からプリセット信号が供給され、その出力データの
うち、ＬＳＢを含む下位１０ピントのデータが前記ラッ
テ３１に供給され、前記ラッチ３１の出力データは１０
ピツトのＤ−Ａコンバータ３３に供給されている。

前記キャプスタン速度系カウンタ２８にハ１０ビットの
キャプスタン速度系ＲＯＭ３４からプリセットデータが
供給され、その出力データのうちＬＳＢを含む下位８ビ
ツトのデータが前記ラッチ２７に供給され、前記ラッチ
２７の出力データは８ビツトのＤ−ムコンバータ３５に
供給されている。

さらに、前記Ｄ−Ａコンバータ３３と前記Ｄ−Ａコンバ
ータ３５の出力は合成回路３６によって合成され、前記
合成回路３６の出力信号がキャプスタンモータ駆動回路
３７に供給されている。

第１図において、７リンダモ〜り１に連結された周波数
発電機２ｉｄ１回転あたり６サイクルの交流信号を発生
するものとし、分周器５は３分の１の分周動作を行ない
、分周器８ば２分の１の分周動作を行なうものとする。

また、ＮＴＳＣ仕様（日本および米国において採用され
ているテレビジョン放送の規格０）においてはシリンダ
モータ１の基準回転数は１ａｏａｒｐｉｎであり、この
とき前記周波数発電機２の出力周波数は１８０Ｈｚ　で
、位置検出器３の出力周波数は３０　Ｈｚ　となる。

したがって、分周器８からは前記シリンダモータ１の回
転位相に依存した位相を有し、デユーティが５０パーセ
ントの方形波が得られ、この信号が回転位相信号となる
０ また、シリンダ位相系カウンター１には一定周波数のク
ロック信号が供給され、所定のカウント値になったとき
にデコーダ１４が出カパルスヲ発生するから、前記デコ
ーダ１４の第１の出力がシリンダ位相系の基準位相信号
となシ、同第２の出力がトラッキング調整のだめの遅延
回路１ｅを経てキャプスタン位相系の基準位相信号とな
る。

さらに、コントロールヘッド２９からは磁気テープの走
行位相に依存したコントロール再生信号が得られるから
、コントロール信号増幅器３０の出力信号がキャプスタ
ン位相系の走行位相信号となる。

一方、ＦＣ信号増幅器４からは回転シリンダの回転速度
信号が得られ、ＦＧ信号増幅器２５がらはキャプスタン
の回転速度信号が得られる。

コントローラ６は前記ＦＧ信号増幅器４の出力信号のリ
ーディングエツジにおいて、まず、シリンダ速度系カウ
ンター２のカウント値をラッチ１８に取り込むロード信
号を発生し、続いて前記シリンダ速度系カウンター２の
プリセット信号を発生する。

また、キャプスタン速度系のコントローラ２６の動作も
前記コントローラ６の動作と同じである。

したがって、シリンダ位相系のラッチ１５にはシリンダ
系の回転位相信号と基準位相信号の位相差の計測結果が
保持され、シリンダ速度系のラッチ１８には回転速度信
号の周期の計測結果が保持され、同様にキャプスタン位
相系のラッチ３１にはキャプスタン系の位相差の計測結
果が保持され、キャプスタン速度系のラッチ２７にはキ
ャプスタンの回転速度信号の周期の計測結果が保持され
る。

なお、これらの動作のもっと詳しい説明は特公昭５３−
１９７４５号あるいは米国特許第３８３６７５６号でな
されている。

前記ラッチ１５の出力（シリンダ位相系カウンタ１１の
計測出力）はＤ−Ａコンパルり１７によって直流電圧に
変換され、前記ラッチ１８（シリンダ速度系カウンタ１
２の計測出力）はＤ−Ａコンバータ２０によって直流電
圧に変換され、これらの直流電圧は合成回路２１によっ
て合成されてシリンダ系の誤差出力信号が作り出され、
その誤差出力信号によってシリンダモータ駆動回路２２
を介してシリンダモータ１が駆動される。

まだ、前記ラッチ３１の出力（キャプスタン位相系カウ
ンタ３２の計測出力）はＤ−Ａコンバータ３３によって
直流電圧に変換され、前記ラッチ２７（キャプスタン速
度系カウンタ２８の計測出力）はＤ−人コンバータ３５
によって直流電圧に変換され、これらの直流電圧は合成
回路３６によって合成されてキャプスタン系の誤差出力
信号が作り出され、その誤差出力信号によってキャプス
タンモータ駆動回路３７を介してキャプスタンモータ２
３が駆動される０ ところで第１図において、シリンダ位相系カウ／゛タ１
１．シリンダ速度系カウンタ１２．キャプスタン速度系
カウンタ２８にはそれぞれ個別のＲＯＭからプリセット
データが供給されるが、これらのプリセットデータは主
として倍速再生用に用意されたものである。

例えば、ＶＨ３（ビデオテープレコーダの規格のひとつ
）のＮＴＳＣ仕様において記録時あるいはノーマル（＋
１倍速）再生時の回転ヘッドと磁気テープの相対速度は
ほぼ６．ａ　ｍ／ｓｅｃであるが、２時間モードの＋９
倍速で磁気テープを走行させると（コントローラ２６に
よってＦＣ信号増幅器２５の出力信号を９分の１に分周
すれば、キャプスタンモータ２３は９倍の回転速度で回
転するので、磁気テープの走行速度は９倍になる。）、
回転ヘッドの磁気テープ上の走査方向と磁気テープの通
常走行方向とが等しいために、回転ヘッドと磁気テープ
の相対速度は遅くなシ、再生された水平同期信号の周波
数が約４．８パーセントも低下し、逆に一９倍速で磁気
テープを走行させると再生された水平同期信号の周波数
が約６．４パーセントも上昇する。

水平同期信号の周波数が大きく変化すると、テレビ受像
機の側で追従できなくなって同期が乱れてしまうので、
相対速度が変化しないように補正する必要がある。

＋９倍速を例にとって説明すると、相対速度を補正する
ためにはシリンダ位相系カウンタ１１のカウント周波数
がノーマル再生時よりも４．８パーセントだけ高くなる
ようなプリセットデータを用意すれば良く、また、シリ
ンダ速度系カウンタ１２とキャプスタン速度系カウンタ
２８に供給するプリセットデータも、同期回転時に速度
誤差出力が零になるようにそれぞれ設定される。

このように、シリンダ位相系ＲＯＭ１３　、シリンダ速
度系ＲＯＭ１９　、キャプスタ／速度系ＲＯＭ３４には
必要とされる倍速モードの種類に応じた数のデータが用
意されるが、ＮＴＳＣ仕様においては録再時間モードが
、２時間モード、４時間モード、６時間モードの３種類
があるので、各ＲＯＭに必要なデータの数（アドレス数
）はかなりのものとなる。

例えば、各時間モードにおいて、±１５倍速。

±９倍速、±５倍速、±３倍速、±２倍速、±１倍速、
０倍速（停止）が必要であるとすると、＋１倍速を除い
てはすべて異なったプリセットデータを用意しなければ
ならず、各ＲＯＭのアドレス数はそれぞれ３７となり、
第１図に示されるようなシステムをＬｓｒ（大規模集積
回路）化する場合には、チップ上に占めるＲＯ’Ｍ部分
の面積やそれに付属するアドレスデコーダ部分の面積が
かなりの大きさになるだけでなく、ＲＯＭデータの検査
にも多゛くの時間を要するという問題があった。

発明の目的 本発明の目的は、回転速度の切り換えのための複数のプ
リセットデータを有するメモリ手段の構成を従来以上に
簡略化するものである。

発明の構成 本発明のサーボ装置は、回転体の回転位相信号と基準位
相信号との位相差を計測するＭビットの位相誤差検出カ
ウンタと、前記回転体の回転速度信号の繰シ返し周期を
計測するＮビットの速度誤差検出カウンタと、前記位相
誤差検出カウンタの出力と前記速度誤差検出カウンタの
出力を合成して誤差出力信号を作り、前記回転体の回転
速度ならびに回転位相を一定に制御する制御手段と、前
記回転体の回転速度の切り換えのための複数のＹビット
（Ｙ（Ｍ　）のプリセットデータを少なくとも前記位相
誤差検出カウンタに供給するメモリ手段と、前記位相誤
差検出カウンタの１カウント周期を第１のカウントモー
ドと第２のカウントモードに分割し、前記第１のカウン
トモードにおいては前記メモリ手段からのプリセットデ
ータに基づいて前記位相誤差検出カウンタにカウント動
作ヲ行なわせしめ、前記第２のカウントモードにおいて
は別に用意された固有のプリセットデータに基づいて前
記位相誤差検出カウンタにカウント動作を行なわせしめ
るカウントモード切換手段を具備したことを特徴とする
ものであり、あるいは本発明の効果をより高めるために
前記メモリ手段から前記回転体の回転速度の切り換えの
ための複数のＺビット（Ｚ＜Ｎ）のプリセットデータを
前記速度誤差検出力つ／りにも供給し、前記速度誤差検
出カウンタの１カウント周期を第１のカウントモードと
第２のカウントモードに分割し、前記第１のカウントモ
ードにおいては前記メモリ手段からさ カウンタにカウント動作を行なわせしめ、前記第２のカ
ウントモードにおいては別に用意された固有のプリセッ
トデータに基づいて前記速度誤差検出カウンタにカウン
ト動作を行なわせしめる第２のカウントモード切換手段
を具備したことを特徴とするものである。

実施例の説明 以下、本発明の実施例について図面を参照しながら説明
する。

第２図は本発明の一実施例におけるサーボシステムのブ
ロックダイアグラムを示したものであシ。

第１図と同一のブロックは同一図番にて示し、その説明
は省略する。

第２図のシステムにおいて第１図のそれと異なる点は、
従来システムのシリンダ位相系カウンタ１１　、シリン
ダ速度系カウンタ１２．キャプスタン速度系カウンタ２
８がそれぞれ、シリンダ位相系カウントブロック４０．
シリンダ速度系カウントブロック４１．キャプスタン速
度系カウントブロック４２に変更されている点と、各カ
ラ／りに個別のプリセットデータを供給していた３系統
のメモ１ハすなわち、シリンダ位相系ＲＯＭ１３　。

シリンダ速度系ＲＯＭＩ　９　、キャプスタン速度系Ｒ
ＯＭ３ａが統合されて唯一のメモリ（ＲＯＭ）３８とな
り、前記メモリ３８かも共通のデータバス３９を介して
３系統のカウントブロックにプリセットデータが供給き
れるよう構成されたことにある。

前記データバス３９のビット数は前記ＲＯＭ３ｓの出口
のところでは１５ピツトであるが、シリンダ位相系カウ
ントブロック４０とシリンダ速度系カウントブロック４
１の間では１１ビツトとなり、前記シリンダ速度系カウ
ントブロック４１とキャプスタン速度系カウントブロッ
ク４２の間では９ビツトとなっている。

ところで、第３図は前記シリンダ位相系カウントブロッ
ク４０の具体的な内部構成図を示したものであり、クロ
ック信号入力端子４３には第２図の分周器１０から第１
クロｙり信号が供給され、プリセット信号入力端子４４
には第２図のデコーダ１４から主プリセット信号が供給
される。

また、シリンダ位相系カウンタ１１のデータ入力端子Ｄ
Ｉ’＝ＤＩ５には片方の入力端子にデータバス３９から
のプリセットデータが供給される１５個の単ＡＮＤ−Ｏ
Ｒゲートのそれぞれの出力端子が接続され、前記シリン
ダ位相系カウンタ１１の出力端子Ｑ１〜Ｑ＋６には出力
データバス４５が接続されるとともに前記シリンダ位相
系カウンタ１１の出力が（００・・・・・・０００）に
なったことを検出するためのＮＯＲゲート４６の入力端
子が接続されている。

前記ＮＯＲゲート４６の出力端子にはＮＯＲゲート４７
の一方の入力端子が接続され、前記ＮＯＲゲート４７の
他方の入力端子と出力端子、ならびにＭＯＲゲート４８
の一方の入力端子と出力端子が互いにクロス力ゾグリン
グ接続され、前記ＮＯＲゲート４８の他方の入力端子は
前記プリセット信号入力端子４４に接続されている。

さらに、前記ＮＯＲゲート４８の出力端子にはＤクリッ
プフロップ４９のＤ端子が接続され、前記Ｄフリップフ
ロップ４９の出力端子と前記ＮＯＲゲート４８の出力端
子にはそれぞれＥＸ−ＯＲゲート５０の入力端子が接続
され、前記ＥＸ−ＯＲゲート６Ｑの出力端子にはＤフリ
ップフロップ６１のＤ端子が接続され、前記Ｄ７リツプ
フロツプ５１の出力端子には前記シリンダ位相系カウン
タ１１のプリセット入力端子が接続され、前記Ｄクリッ
プフロップ４９のクロック端子は前記クロック信号入力
端子４３に接続され、前記Ｄフリップフロップ６１のク
ロック端子はインバータ５２を介して前記クロック信号
入力端子４３に接続されている。

また、前記１５個の単ＡＮＤ−ＯＲゲートのＯＲ側の入
力端子と前記ＮＯＲゲート４８の出力信号線路６３とが
前記シリンダ位相系カウンタ１１の第２プリセツトデー
タを作りだすためのＰＬ人（プログラマブルロジックア
レイ）のメツシュを形成しており、さらに、前記出力信
号線路６３にはインバータ６４０入力端子が接続され、
前記インバータ５４の出力端子には前記１５個の単ＡＮ
Ｄ−〇Ｒゲートの他方のＡＮＤ入力端子が接続され、シ
リンダ位相系カウンタ１１の最上位ビットのデータ入力
端子１１ｈ４には常に論理レベル“○°′が供給される
ように構成されている。

なお、前記ＰＬムのメツシュにおいて丸印が付けられた
箇所は接続されており、それ以外の箇所は接続されずに
常に論理レベル“０″が印加されているものとする。

つぎに、第４図は第３図のカウントブロックの動作を説
明するための信号波形図であり、第４図（＆）が前記ク
ロック信号入力端子４３に供給される信号波形であり、
（ｂ）が前記プリセット信号入力端子４４に供給される
信号波形であり、（ｏ）が前記ＮＯＲゲート４８の出力
信号波形であり、（ｄｌが前記ＮＯＲゲート４６の出力
信号波形であり、（θ）が前記Ｄフリップフロップ４９
の出力信号波形であり、（ｆ′ｌが前記Ｄフリップフロ
ップ４９の出力信号波形である。

第４図の信号波形図に基づいて第３図に示しだカウント
ブロックの動作を簡単に説明すると、時刻ｔ１において
第２図のデコーダ１４が出力信号を発生すると、プリセ
ット信号入力端子４４の論理レベルが“０“′、から“
１″に移行し、それに伴ってＮＯＲゲート４７とＮＯＲ
ゲート４８によって構成されたＲＳフリップフロップの
出力状態が反転し、前記ＮＯＲゲート４８の出力論理レ
ベルは“０″′に移行し、その結果、ＥＸ−ＯＲゲート
５０の出力論理レベルも１１１１＋に移行する。

時刻ｔ２　においてクロック信号のトレイリングエツジ
が到来するとＤフリップフロップ５１がトリガされてそ
の出力論理レベルは１′”に移行するが、それによって
シリンダ位相系カウンタ１１はデータバス３９から供給
されるプリセットデータに基づいてプリセットされるの
で、前記デコーダ１４の出力論理レベルは“０”に戻る
。

時刻ｔ５　においてクロック信号のリーディングエツジ
が到来すると、Ｄフリップフロップ４９がトリガされて
その出力論理レベルは“０”′に移行し、その結果、前
記！！：Ｘ−０Ｒゲー）５０の出力論理レベルも“○″
に移行する。

さらに、時刻ｔ４　においてクロック信号のトレイリン
グエツジが到来すると、前記Ｄフリップフロップ６１が
トリガされてその出力論理レベルは“０″′に移行し、
この状態はＮＯＲゲート４６が出力を発生するまで持続
する。

前記シリンダ位相系カウンタ１１が最初のプリセット値
からカウントダウンしていき、時刻ｔ１１においてその
出力が（００・・・・・・０００〕になったとすると、
前記ＮＯＲゲート４６の出力論理レベルが“１°′に移
行し、それによって前記ＲＳフリップフロップの出力状
態が反転し、前記ＮＯＲゲート４８の出力論理レベルは
“１″に移行し、その結果、前記ＥＸ−ＯＲゲート５０
の出力論理レベルも“１″に移行する。

時刻ｔｊ２において、クロック信号のトレイリングエツ
ジが到来すると前記Ｄフリップフロップ５１がトリガさ
れてその出力論理レベルは“１パに移行し、その結果、
前記シリンダ位相系カウンタ１１には２度目のプリセッ
ト信号が供給され、今度は前記ＮＯＲゲート４８の出力
信号線路６３上に形成されたＰＬ人からのデータによる
プリセットが行なわれ、前記ＮＯＲゲート４６の出力論
理レベルは再び“Ｑ′に戻る。

時刻ｔ＋ｓにおいて、クロック信号のリーディングエツ
ジが到来すると前記Ｄクリップフロップ４９がトリガさ
れてその出力論理レベルは“１゛に移行し、続いて前記
ＥＸ−ＯＲゲート５０の出力論理レベルも“ｏ　”に戻
り、時刻ｔ１４において、クロック信号のトレイリング
エツジが到来すると前記Ｄフリップ７０ノブ５１がトリ
ガされてその出力論理レベルは○″に戻る。

時刻ｔ２１において、前記シリンダ位相系カウンタ１１
の出力が〔ｏＱ・・・・・・０００〕になると、前記Ｎ
ＯＲゲート４６の出力論理レベルは“１″に移行するが
、すでにＮＯＲゲート４７の出力論理レベルは“Ｏ”に
移行しているので前記ＲＳフリップフロップの出力状態
は反転せず、したがって前記Ｄフリップフロッグ６１に
よる前記シリンダ位相系カウンタ１１へのブリセクトは
この時点においては行なわれすべ、時刻ｔ２２において
前記シリンダ位相系カラ／り１１の出力が〔１１・・・
・・１１１〕に変化した時点で、前記ＮＯＲゲート４６
の出力論理レベルは“０″に戻る。

なお、前記デコーダ１４は前記シリンダ位相系カウンタ
１１の最上位ビットが“１゛′になるまでは出力を発生
しないので、時刻ｔ１から時刻ｔ２１の間ではその出力
論理レベルが“１′になることはない。

さて、時刻ｔ５．において前記シリンダ位相系カウンタ
１１の出力があらかじめ設定されたカウント値になった
とき、前記デコーダ１４は出力を発生し、以後は第４図
の時刻ｔ１　以降と同じ動作を繰り返す。

このようにして、第３図に示されたシリンダ位相系カウ
ントブロック４ｏは外部からのプリセット信号が到来す
ると、まず、データバス３９からのプリセットデータに
基づいて最初のプリセットが行なわれ、このプリセット
値に等しいクロック数だけダウンカウントした後にＰＬ
人からのデーＸ基づいて２度目のプリセットが行なわれ
る。

第２図に示されたシリンダ速度系カウントブロック４１
およびキャプスタン速度系カウントブロック４２につい
ても各カウンタのビット数がそれぞれ、１２．１０と、
シリンダ位相系とは異なるもののその基本構成について
は第３図のシリンダ位相系カウントブロックと同一であ
るので詳細な説明は省略する。

さて、第２図のシステムにおいてＶＴＲが再生状態にあ
るときの動作の概要を説明するが、説明の便宜上、具体
的な数値を使用し、ここではクロック発生器９の出力周
波数はＮＴＳＣ仕様における色副搬送波信号の周波数の
３６７９．５４５ｋＨｚと同じであるものとし、分周器
１０によって４分の１分周された８９４．８８６ｋＨｚ
の信号がクロック信号としてシリンダ位相系カウントブ
ロック４０に供給され、１６分の１分周された２２３．
７２２ｋＨｚ　の信号がクロック信号としてシリンダ速
度系カウントブロック４１に供給されているものとする
。

定常回転時におけるシリンダ位相系カウンタのカウント
周期とシリンダ速度系カラ／りのカウント周期の比率は
、シリンダＦＧ信号とシリンダＰＧ信゛号の周波数比に
等しく、第２図のシステム構成では６となり、両者のク
ロック信号の周波数比率が４であるから、シリンダ位相
系カウンタとシリンダ速度系カウンタのカウント周期あ
たりのカウント量には２４倍の違いがあることになる。

いまここて、シリンダ位相系カウンタの最大プリセット
値をＮｐａ、最小プリセクト値をＮｐｂ、デコーダ１４
が出力信号を発生する時点のカウント値をＮ４とし、シ
リンダ速度系カウンタの最大プリセット値をＮｓａ、最
小プリセット値をＮｓｂ　とすると、／す／ダウンカウ
ントとシリンダ速度系カウンタはいずれもプリセット値
からダウンカウントを始め、定常回転時においては、シ
リンダ位相系カウンタが（００・・・・・・０００〕を
通りすぎてＩｆＯ時点で自己プリセットされるのに対し
て、シリンダ速度系カウンタは（００・・・　０００〕
付近でシリンダＦＧ信号のリーディングエツジが到来し
て再プリセットが行なわれることを考慮すると、次式が
成立する。

（Ｎｐａ士２’６−Ｎｆ）／（Ｎｐｂ−１−２”−Ｎｆ
’）＝Ｎｓａ／Ｎｉｂ　　　　（１） ここで、 ΔＮｐ　＝　Ｎｐａ−Ｎｐｂ　　　　　　　　　　　（
２１ΔＮｓ　＝　Ｎ５ａ−Ｎｓｂ　　　　　　　　　　
　（３１とすると、（１）〜（ｑ式からただちに次式が
得られる。

ΔＮｓ／ΔＮｐ＝Ｎｓｂ／（Ｎｐｂ＋２１６−Ｎｆ）　
　（４）ところで、（樽式の右辺はシリンダ位相系カウ
ンタとシリンダ速度系カウンタのカウント周期あたりの
カウント量の比率２４に等しいので次式が成立する。

ΔＮｇ＝ΔＮｐ／２４・１．６（５１ 以上の計算結果によって、シリンダ速度系カウンタのだ
めの最初のプリセットデータΔＮｓ　　はシリンダ位相
系カウンタのためのプリセットデータΔＮｐ　　を４ピ
ント分だけ右シフトし、さらに１．５分の１することに
よって得ることができ、２度目のプリセットデータは各
カウントブロックのＰＬＡからＮｐｂあるいはＮｓｂを
供給すればよいことがわかる。

なお、ここで説明した例ではシリンダＦＧ信号の周波数
とシリンダＰＧ信号の周波数の比率が６であるために、
シリンダ速度系カウントブロックではデータバス３９か
ら供給される４ビツト右シフト後のプリセットデータを
１．６分の１する必要があるが、これは最初のプリセッ
トが行われてから２度目のプリセットが行われるまでの
期間はシリンダ速度系カウンタの１ビツト目と２ビツト
目に交互にクロック信号を供給するように構成すること
によって容易に実現できる。

第５図はこのような目的で構成されたシリンダ速度系カ
ウントブロックの具体的な回路構成図を示したものであ
り、ＮＯＲゲート４８の出力論理レベルが“０″になっ
ている間、つまり、第４図の時刻ｔ１から時刻ｔｌ＋ま
での間はＴ７リツプフロツプ５６の出力論理レベルに応
じてシリンダ速度系カウンタ１２の１ビツト目と２ビツ
ト目に交互にクロック信号が供給されるが、前記シリン
ダ速度系カウンタの出力が（００９，・・・・００１　
）になった時点からあるいは前記ＮＯＲゲート４８の出
力論理レベルが１′″になってからは１ビツト目にのみ
クロック信号が供給される。

さて、ＶＴＲの再生時においては、キャプスタンモータ
２３はシリンダモータ１と同期して回転するから、第２
図に示したようにキャプスタン速度系カウントブロック
４２もまたメモリ３８からデータバス３９を介してプリ
セットデータの供給を受けることができるが、その考え
方はすてに説明したシリンダ速度系カウントブロック４
１の場合と同じであるので説明は省略する。

このように本発明のサーボ装置では、シリンダ位相系カ
ウントブロック４０．シリンダ速度系カウントブロック
４１あるいはキャプスタン速度系カウントブロック４２
のブロック内に含まれるシリンダ位相系カウンタ１１．
シリンダ速度系カウンタ１２．キャプスタン速度系カウ
ンタ２８（第２図の実施例には示されていないが、前記
キャプスタン速度系カウントブロック４２の内部には前
記キャプスタン速度系カウンタ２８が含まれている。）
の１カウント周期を、第４図の時刻ｔ１　　から時刻１
＋＋で表わされる第１のカウントモードと、第４図の時
刻ｔ＋１から時刻ｔ３１で表わされる第２のカウントモ
ードに分割し、前記第１のカウントモードにおいてはメ
モリ３８からのプリセットデータに基づいて各カウンタ
にカウント動作を行なわせしめ、前記第２のカウントモ
ードにおいてはそれぞれ固有のプリセットデータに基つ
いて各カウンタにカウント動作を行なわせしめるように
、第３図のＮＯＲゲート４６，４７，４８．Ｄスリップ
７０ッ７’４９．６１　　、　ＥＸ−ＯＲゲート６０゜
インバータ５２によって構成されたカウントモード切換
回路が動作する。

したがって、シリンダ位相系カウントブロック４０のた
めに用意された唯一のメモリ３８からデータバス３９を
介してシリンダ速度系カウントブロック４１．キャプス
タン速度系カウントブロック４２にプリセットデータを
供給することができるだけでなく、前記メモリ３８のピ
ントサイズそのものも従来例におけるシリンダ位相系Ｒ
ＯＭ　１３に比べて小さくすることができる（第２図の
実砲例では１ピツトだけ小さくなっているが、シリンダ
位相系カウンタ１１の最大プリセット値と最小プリセッ
ト値の差が全カウント量の４分の１以下であれば２ビッ
ト小さくすることができ、８分の１以下であれば３ビッ
ト小さくすることができる。）ので、従来装置に比べて
システム全体に対するメモＩＪ　（ＲＯＭ　）の占める
割合が減少し、システムを構成する素子数や全体の消費
電力が減少するだけでなく、ＲＯＭデータの検査の時間
も大幅に短縮される。

発明の効果 以上の説明から明らかなように、本発明のサーボ装置は
、シリンダモータ１のような回転体の回転位相信号と基
準位相信号との位相差を計測するＭビットの位相誤差検
出カウンタ（実施例においては１６ビツトのシリンダ位
相系カウンタ１１）と、前記回転体の回転速度信号の、
繰り返し周期を計測するＮビットの速度誤差検出カウン
タ（実施例においては１２ビツトのシリンダ速度系カウ
ンタ１２）と、前記位相誤差検出カウンタの出力と前記
速度誤差検出カウンタの出力を合成して誤差出力信号を
作り、前記回転体の回転速度ならびに回転位相を一定に
制御する制御手段（実施例ではラッチ１６および１Ｂ、
Ｄ−人コンパータ１７および２０．合成回路２１、さら
にはシリンダモータ駆動回路２２によって制御手段が構
成されている。）と、前記回転体の回転速度の切り換え
のための複数のＹビット　（Ｙ（Ｍ、）のプリセットデ
ータを少なくとも前記位相誤差検出カウンタに供給する
メモリ手段（実施例においては１５ピツトのメモリ３８
）と、前記位相誤差検出カウンタの１カウント周期を第
１のカウントモードと第２のカウントモードに分割し、
前記第１のカウントモードにおいては前記メモリ手段か
らのプリセットデータに基づいて前記位相誤差検出カウ
ンタにカウント動作を行なわせしめ、前記第２のカウン
トモードにおいては別に用意された固有のプリセットデ
ータに基づいて前記位相誤差検出カウンタにカウント動
作を行なわせしめるカウントモード切換手段を備えてい
るので、前記メモリ３８のビットサイズを従来以上に小
さくすることができ、さらには実施例においては本発明
の効果をより高めるために前記メモリ手段から前記回転
体の回転速度の切り換えのための複数の２ビツト（Ｚ（
Ｎ　）のプリセットデータを前記速度誤差検出カウンタ
にも供給し、前記速度誤差検出カウンタの１カウント周
期を第１のカウントモードと第２のカウントモードに分
割し、前記第１のカウントモードにおいては前記メモリ
手段からのプリセットデータに基づいて前記速度誤差検
出カウンタにカウント動作を行なわせしめ、前記第２の
カウントモードにおいては別に用意された固定のプリセ
ットデータに基ついて前記速度誤差検出カウンタにカウ
ント動作を行なわせしめる第２のカウントモード切換手
段（シリンダ速度系カウントブロック４１あるいはキャ
プスタン速度系カウントブロック４２の内部に含まれる
カウントモード切換回路。）を備えているので、唯一の
メモリ手段から各カウンタに必要なプリセットデータが
供給でき、システムの合理化に犬なる効果を奏する。

【図面の簡単な説明】

第１図は従来のサーボ装置のブロックダイアグラム、第
２図は本発明の一実施例によるサーボ装置のブロックダ
イアグラム、第３図は同要部の回路構成図、第４図はそ
の信号波形図、第５図は同要部の回路構成図である。 １１・・・・・・シリンダ位相系カウンタ、１２・・・
・・・シリンダ速度系カウンタ、３８・・・・・メモリ
。

Claims (2)

【特許請求の範囲】
1. （１）回転体の回転位相信号と基準位相信号との位相差
   を計測するＭビットの位相誤差検出カウンタと、前記回
   転体の回転速度信号の繰り返し周期を計測する速度誤差
   検出カウンタと、前記位相誤差検出カウンタの出力と前
   記速度誤差検出カウンタの出力を合成して誤差出力信号
   を作り、前記回転体の回転速度ならびに回転位相を一定
   に制御する制御手段と、前記回転体の回転速度の切り換
   えのための複数のＹビット（Ｙ＜Ｍ）のプリセットデー
   タを前記位相誤差検出カウンタに供給するメモリ手段と
   、前記位相誤差検出カウンタの１カウント周期を第１の
   カウントモードと第２のカウントモードに分割し、前記
   第１のカウントモードにおいては前記メモリ手段からの
   プリセットデータに基づいて前記位相誤差検出カウンタ
   にカウント動作を行なわせしめ、前記第２のカウントモ
   ードにおいては別に用意された固有のプリセットデータ
   に基づいて前記位相誤差検出カウンタにカウント動作を
   行なわせしめるカウントモード切換手段を具備してなる
   サーボ装置。
2. （２）回転体の回転位相信号と基準位相信号との位相差
   を計測するＭビットの位相誤差検出カウンタと、前記回
   転体の回転速度信号の繰り返し周期を計測するＮビット
   の速度誤差検出カウンタと、前記位相誤差検出カウンタ
   の出力と前記速度誤差検出カウンタの出力を合成して誤
   差出力信号を作り、前記回転体の回転速度ならびに回転
   位相を一定に制御する制御手段と、前記回転体の回転速
   度の切り換えのための複数のＹビット（Ｙ＜Ｍ）のプリ
   セットデータを前記位相誤差検出カウンタに供給すると
   ともに複数のＺビット（Ｚ＜Ｎ）のプリセットデータを
   前記速度誤差検出カウンタに供給するメモリ手段と、前
   記位相誤差検出カウンタおよび前記速度誤差検出カウン
   タの１カウント周期をそれぞれ第１のカウントモードと
   第２のカウントモードに分割し、前記第１のカウントモ
   ードにおいては前記メモリ手段からの各プリセットデー
   タに基づいて前記位相誤差検出カウンタおよび前記速度
   誤差検出カウンタにカウント動作を行なわせしめ、前記
   第２のカウントモードにおいては別に用意された固有の
   プリセットデータに基づいて前記位相誤差検出カウンタ
   および前記速度誤差検出カウンタにカウント動作を行な
   わせしめるカウントモード切換手段を具備してなるサー
   ボ装置。