JPS616797A - キ−スキヤン回路 - Google Patents
キ−スキヤン回路Info
- Publication number
- JPS616797A JPS616797A JP12775084A JP12775084A JPS616797A JP S616797 A JPS616797 A JP S616797A JP 12775084 A JP12775084 A JP 12775084A JP 12775084 A JP12775084 A JP 12775084A JP S616797 A JPS616797 A JP S616797A
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- JP
- Japan
- Prior art keywords
- key
- output
- voltage
- input
- comparator
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピユークシステムをその制御に
利用した装置のキースキャン回路に関し、更に詳述すれ
ば、制御装置のキースキャン用端子を増設することなく
、検出可能なキー数を格段に増加し得るキースキャン回
路を提供するものである。
利用した装置のキースキャン回路に関し、更に詳述すれ
ば、制御装置のキースキャン用端子を増設することなく
、検出可能なキー数を格段に増加し得るキースキャン回
路を提供するものである。
近年、マイクロコンピュータシステムを利用して、種々
の制御を自動的に実行する電気機器が普及している。
の制御を自動的に実行する電気機器が普及している。
たとえば、オーブンレンジ、電子レンジ等の調理器では
、料理の種類（メニュー）を選択するだけで加熱時間、
加熱温度、加熱装置の出力等を組み合わせて食品を自動
的に加熱調理するものが普及している。 − ところで、このような調理器では調理可能なメニューの
数だけキーを備えておき、それぞれを打鍵することによ
りメニューの選択が行えるように構成すれば、利用者に
とっては大変便利であるが、キーの数を増加させること
は制御装置として用いられるマイクロプロセッサのキー
スキャン用の端子をも増加させることになり、構造上の
問題、コスト面等から種九の制約が伴うのが実情である
。
、料理の種類（メニュー）を選択するだけで加熱時間、
加熱温度、加熱装置の出力等を組み合わせて食品を自動
的に加熱調理するものが普及している。 − ところで、このような調理器では調理可能なメニューの
数だけキーを備えておき、それぞれを打鍵することによ
りメニューの選択が行えるように構成すれば、利用者に
とっては大変便利であるが、キーの数を増加させること
は制御装置として用いられるマイクロプロセッサのキー
スキャン用の端子をも増加させることになり、構造上の
問題、コスト面等から種九の制約が伴うのが実情である
。
第３図は従来の一般的なキースキャン回路の構成を示す
回路図である。マイクロプロセンサ１にはキースキャン
用の４個の出力端子Ｃ８−０３及び４個の入力端子Ｄｏ
−Ｄ、が備えられており、たとえば、出力端子Ｃ８がハ
イレベルになっている間に入力端子Ｄｏにてこれが検出
された場合にはキーＫＯＯが操作されたことがマイクロ
プロセッサ１により検出され、出力端子Ｃ３がハイレベ
ルになっている間に入力端子Ｄ３にてこれが検出された
場合にはキーに３３が操作されたことがマイクロプロセ
ッサ】に検出されるものである。
回路図である。マイクロプロセンサ１にはキースキャン
用の４個の出力端子Ｃ８−０３及び４個の入力端子Ｄｏ
−Ｄ、が備えられており、たとえば、出力端子Ｃ８がハ
イレベルになっている間に入力端子Ｄｏにてこれが検出
された場合にはキーＫＯＯが操作されたことがマイクロ
プロセッサ１により検出され、出力端子Ｃ３がハイレベ
ルになっている間に入力端子Ｄ３にてこれが検出された
場合にはキーに３３が操作されたことがマイクロプロセ
ッサ】に検出されるものである。
このような従来の回路では、キーの数はキースキャン用
の出力端子ｃｏ−０３の数と入力端子り。
の出力端子ｃｏ−０３の数と入力端子り。
〜Ｄ３の数とを乗じた数（第３図の例では、４×４＝１
６）となり、限られた入出力端子の数では多数のキーを
装備することは出来ない。更に、キーの優先順位（たと
えば、緊急停止用のキーを最優先に有効にする等）は制
御装置としてのマイクロプロセッサ１のソフトウェアに
て処理されていたため、制御に遅れが生じたり、またソ
フトウェアが複雑となって他の処理に制約が生じる等の
問題点があった。
６）となり、限られた入出力端子の数では多数のキーを
装備することは出来ない。更に、キーの優先順位（たと
えば、緊急停止用のキーを最優先に有効にする等）は制
御装置としてのマイクロプロセッサ１のソフトウェアに
て処理されていたため、制御に遅れが生じたり、またソ
フトウェアが複雑となって他の処理に制約が生じる等の
問題点があった。
本発明は上述の如き事情に鑑みてなされたものであり、
キーマトリックスからは操作されたキーに応じた電圧を
出力させ、この電圧値と、制御装置から出力される信号
によって作成される電圧値とを比較することにより、制
御装置の限られた数のキースキャン用入出力端子にてよ
り多くのキーを装備することを可能とし、更に従来はソ
フトウェア上で処理されていたキーの優先順位を、キー
スキャン回路の構成により行ってソフトウェアの負担を
軽減することをも可能としたキースキャン回路の提供を
目的とする。
キーマトリックスからは操作されたキーに応じた電圧を
出力させ、この電圧値と、制御装置から出力される信号
によって作成される電圧値とを比較することにより、制
御装置の限られた数のキースキャン用入出力端子にてよ
り多くのキーを装備することを可能とし、更に従来はソ
フトウェア上で処理されていたキーの優先順位を、キー
スキャン回路の構成により行ってソフトウェアの負担を
軽減することをも可能としたキースキャン回路の提供を
目的とする。
本発明に係るキースキャン回路は、キースキャンの結果
を読み込むべき制御装置と、該制御装置の第１のキース
キャン用端子に横ビット線が接続され、縦ピント線には
それぞれに連なるキーの操作時に、相異なる電圧を出力
する分圧回路を接続してあるキーマトリックスと、前記
制御装置の第２のキースキャン用端子に接続され、前記
分圧回路の出力に各対応する複数の参照電圧を所定順序
で発する参照電圧発生回路と、該参照電圧発生回路の出
力と前記分圧回路の出力とを比較する比較器とを具備し
、該比較器の出力をキースキャン信号として制御装置へ
読み込むべくなしてあることをを特徴とする。
を読み込むべき制御装置と、該制御装置の第１のキース
キャン用端子に横ビット線が接続され、縦ピント線には
それぞれに連なるキーの操作時に、相異なる電圧を出力
する分圧回路を接続してあるキーマトリックスと、前記
制御装置の第２のキースキャン用端子に接続され、前記
分圧回路の出力に各対応する複数の参照電圧を所定順序
で発する参照電圧発生回路と、該参照電圧発生回路の出
力と前記分圧回路の出力とを比較する比較器とを具備し
、該比較器の出力をキースキャン信号として制御装置へ
読み込むべくなしてあることをを特徴とする。
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第１図は本発明に係るキースキャン回路の構成を示す回
路図である。
路図である。
マイクロプロセッサ１には、キースキャン用の出力端子
ＡＯ”Ａ３ 、Ｂｏ ”Ｂ３及び入力端チェ〇が備えら
れている。出力端子Ａ （１＝ Ａ ３にはそれぞれ横
ビット線Ｍｏ−Ｍ３が接続されており、この横ビット線
ＭＯ−Ｍ３には縦ビット線Ｌ１〜Ｌ＋５との間にそれぞ
れ接点が備えられており、たとえばキーＫＩＪが操作さ
れると出力端子Ａ、に接続された横ビット線Ｍｌ と縦
ビット線Ｌ４とが短絡される構成となっている。
ＡＯ”Ａ３ 、Ｂｏ ”Ｂ３及び入力端チェ〇が備えら
れている。出力端子Ａ （１＝ Ａ ３にはそれぞれ横
ビット線Ｍｏ−Ｍ３が接続されており、この横ビット線
ＭＯ−Ｍ３には縦ビット線Ｌ１〜Ｌ＋５との間にそれぞ
れ接点が備えられており、たとえばキーＫＩＪが操作さ
れると出力端子Ａ、に接続された横ビット線Ｍｌ と縦
ビット線Ｌ４とが短絡される構成となっている。
なお、マイクロプロセッサ１には、電源電圧としてＶｃ
ｃが与えられており、出力端子Ａ Ｏ””’ Ａ ３
＊Ｂｏ％Ｂ３からの出力電圧はＶｃｃとなっている。
ｃが与えられており、出力端子Ａ Ｏ””’ Ａ ３
＊Ｂｏ％Ｂ３からの出力電圧はＶｃｃとなっている。
各縦ビット線Ｌ１〜ＬＩ５の一端は、抵抗Ｒ９〜Ｒ２３
を直列に接続した分圧回路５の各中間端子に接続されて
おり、この分圧回路５の抵抗Ｒ９側端は比較器２の十入
力端子に接続され、また抵抗Ｒ８を介して接地電位に連
なっている。
を直列に接続した分圧回路５の各中間端子に接続されて
おり、この分圧回路５の抵抗Ｒ９側端は比較器２の十入
力端子に接続され、また抵抗Ｒ８を介して接地電位に連
なっている。
出力端子５ｏ−Ｊは、それぞれ抵抗Ｒ２〜Ｒ５に接続さ
れており、抵抗Ｒ２〜Ｒ５は一括されてオペアンプ３の
一端子に接続されると共に、抵抗Ｒ１を介して前記比較
器２の一入力端子に接続されている。また、比較器２の
出力端子はマイクロプロセッサ１の前述した入力端子Ｉ
Ｏに接続されている。
れており、抵抗Ｒ２〜Ｒ５は一括されてオペアンプ３の
一端子に接続されると共に、抵抗Ｒ１を介して前記比較
器２の一入力端子に接続されている。また、比較器２の
出力端子はマイクロプロセッサ１の前述した入力端子Ｉ
Ｏに接続されている。
一方、オペアンプ３の一入力端子には、抵抗Ｒ６及びＲ
７からなり一端に定電圧Ｖｃｃを印加され他端を接地電
位とされた分圧回路４の中間電位Ｖｒが与えられている
。これら抵抗Ｒ２〜Ｒｓ、Ｒ＋。
７からなり一端に定電圧Ｖｃｃを印加され他端を接地電
位とされた分圧回路４の中間電位Ｖｒが与えられている
。これら抵抗Ｒ２〜Ｒｓ、Ｒ＋。
及び抵抗Ｒ６，Ｒ，からなる分圧回路４並びにオペアン
プ３からなる参照電圧発生回路７の出力電圧、即ちオペ
アンプ３が出力する参照電圧は比較器２の一入力端子に
与えられている。
プ３からなる参照電圧発生回路７の出力電圧、即ちオペ
アンプ３が出力する参照電圧は比較器２の一入力端子に
与えられている。
キーＫ ＩＪに＝Ｏ〜３． ｊ＝１〜１５）が操作され
ると、出力端子Ａ１から出力された電位ＶＣＣのキース
キャン信号が縦ビット線■−，を経て比較器２の十入力
端子に入力されるが、この際キースキャン信号が経由す
る縦ビット線り、と比較器２との間に介在する抵抗Ｒ９
等の数により比較器２の十入力端子への入力端子が異な
ってくる。第２図の破線はその状態を示しており、経由
する縦ビット線Ｌ１〜ＬＩ５の順に比較器２の十入力端
子への入力電圧が段階的に低下している。
ると、出力端子Ａ１から出力された電位ＶＣＣのキース
キャン信号が縦ビット線■−，を経て比較器２の十入力
端子に入力されるが、この際キースキャン信号が経由す
る縦ビット線り、と比較器２との間に介在する抵抗Ｒ９
等の数により比較器２の十入力端子への入力端子が異な
ってくる。第２図の破線はその状態を示しており、経由
する縦ビット線Ｌ１〜ＬＩ５の順に比較器２の十入力端
子への入力電圧が段階的に低下している。
一方、出力端子Ａ。−Ａ３の各１個からハイレベルのキ
ースキャン信号が出力されているそれぞれの間を１周期
として、出力端子Ｂｏ−Ｂ３がら４ビツトの信号（具体
的には、４個の各出力端子Ｂｏ％Ｂ３それぞれからの信
号出力の有無の組合せ）が出力され、これが入力される
参照電圧発生回路７により１６段階の異なる参照電圧信
号が比較器２の一入力端子に入力される。
ースキャン信号が出力されているそれぞれの間を１周期
として、出力端子Ｂｏ−Ｂ３がら４ビツトの信号（具体
的には、４個の各出力端子Ｂｏ％Ｂ３それぞれからの信
号出力の有無の組合せ）が出力され、これが入力される
参照電圧発生回路７により１６段階の異なる参照電圧信
号が比較器２の一入力端子に入力される。
第１図においてオペアンプ３の十人カ端子への入力電圧
をＶｒ、オペアンプ３の出力端子がら比較器２の一入力
端子への出方電圧をＶｏ、参照電圧発生回路７の抵抗Ｒ
２〜Ｒ５に流れる電流を１２〜ｉ５、抵抗Ｒ２〜Ｒ５の
抵抗値をｒ２〜ｒ５とすると下記ｆｌ）、 （２）式が
成立する。
をＶｒ、オペアンプ３の出力端子がら比較器２の一入力
端子への出方電圧をＶｏ、参照電圧発生回路７の抵抗Ｒ
２〜Ｒ５に流れる電流を１２〜ｉ５、抵抗Ｒ２〜Ｒ５の
抵抗値をｒ２〜ｒ５とすると下記ｆｌ）、 （２）式が
成立する。
Ｖｃｃ−Ｖｒ −ｉ２ ｒ７ ＝ ｉ３ ｒ３＝ｉ４ｒ
４＝ｉ５ｒ５ ＝−ｔＩＩ Ｖｒ −Ｖｏ ＝ （ｉ２ ＋＋３ ＋＋４ ＋＋５
） ｒｌ −（２１上記（１）及び（２）式より下記（
３）式が成立する。
４＝ｉ５ｒ５ ＝−ｔＩＩ Ｖｒ −Ｖｏ ＝ （ｉ２ ＋＋３ ＋＋４ ＋＋５
） ｒｌ −（２１上記（１）及び（２）式より下記（
３）式が成立する。
Ｖ ｏ ＝ Ｖ ｒ −（−＋ −十−一−＋ −）ｒ
２ ｒ３ ｒ４ ｒ５
・ （Ｖ ｃｃ、 −Ｖｒ） ・ ｒｌ ・・・
（３）とすると、（３）式は下記（５）式 ・・・（５） となり、上記（５）式の（１＋２＋４＋８）の項の各値
１，２，４．８の有無は出力端子Ｂ［１−８３それぞれ
の出力の有無により決定される。換言すれば、比較器２
の一入力端子への入力電圧Ｖｏは、出力端子Ｂ。−Ｂ３
それぞれからの信号出力の有無、即ち４ビツト１６段階
の電圧により定まることになる。そして、この比較器２
の一入力端子への前記（５）式の（１＋２＋４＋８）の
項の１．２，４．８の有無の組合せにより定められる１
６段階の入力電圧■０は、第２図に実線にて示される如
く“０″から“１５″まで高電位から低電位側へ順次出
力される。そして、この比較器２の一入力端子への入力
電圧■０は、出力端子Ａ。−Ａ３からのキースキャン信
号が各縦ビット線Ｌ１〜ＬＩ５を経由して比較器２の十
入力端子へ入力される電圧（第２図破線）それぞれより
やや高く設定されている。
２ ｒ３ ｒ４ ｒ５
・ （Ｖ ｃｃ、 −Ｖｒ） ・ ｒｌ ・・・
（３）とすると、（３）式は下記（５）式 ・・・（５） となり、上記（５）式の（１＋２＋４＋８）の項の各値
１，２，４．８の有無は出力端子Ｂ［１−８３それぞれ
の出力の有無により決定される。換言すれば、比較器２
の一入力端子への入力電圧Ｖｏは、出力端子Ｂ。−Ｂ３
それぞれからの信号出力の有無、即ち４ビツト１６段階
の電圧により定まることになる。そして、この比較器２
の一入力端子への前記（５）式の（１＋２＋４＋８）の
項の１．２，４．８の有無の組合せにより定められる１
６段階の入力電圧■０は、第２図に実線にて示される如
く“０″から“１５″まで高電位から低電位側へ順次出
力される。そして、この比較器２の一入力端子への入力
電圧■０は、出力端子Ａ。−Ａ３からのキースキャン信
号が各縦ビット線Ｌ１〜ＬＩ５を経由して比較器２の十
入力端子へ入力される電圧（第２図破線）それぞれより
やや高く設定されている。
比較器２は、その十入力端子への入力電圧が一入力端子
への入力電圧Ｖｏより高い場合に、マイクロプロセッサ
１の入力端子■ｏにハイレベルの信号を与えるものであ
り、出力端子Ｂｏ−８３から４ビツト１６段階の信号の
どの信号が出力されている時点で入力端子Ｉ。への入力
信号がハイレベルからローレベルに転じたかを検出する
ことにより、いずれの縮ビット線Ｌ１を経由してキース
キャン信号が比較器２へ入力されたか、即ちいずれの縦
ビット線Ｌ１に接続されているキーＫｌ、が操作された
かが検出される。
への入力電圧Ｖｏより高い場合に、マイクロプロセッサ
１の入力端子■ｏにハイレベルの信号を与えるものであ
り、出力端子Ｂｏ−８３から４ビツト１６段階の信号の
どの信号が出力されている時点で入力端子Ｉ。への入力
信号がハイレベルからローレベルに転じたかを検出する
ことにより、いずれの縮ビット線Ｌ１を経由してキース
キャン信号が比較器２へ入力されたか、即ちいずれの縦
ビット線Ｌ１に接続されているキーＫｌ、が操作された
かが検出される。
従って、上述の如く構成された本発明回路においては、
各出力端子Ａｏ％Ａ３それぞれが順次ハイレベルとなる
タイミングにより、いずれの横ピント線Ｍ、に接続され
ているキーが打鍵されたかが検出され、出力端子Ｂ。−
Ｂ３から４ビツトの信号が出力されるタイミングにより
、いずれの縦ビット線り、に接続されたキーが打鍵され
たかが検出され、両者により打鍵されたキーに１．が検
出される。
各出力端子Ａｏ％Ａ３それぞれが順次ハイレベルとなる
タイミングにより、いずれの横ピント線Ｍ、に接続され
ているキーが打鍵されたかが検出され、出力端子Ｂ。−
Ｂ３から４ビツトの信号が出力されるタイミングにより
、いずれの縦ビット線り、に接続されたキーが打鍵され
たかが検出され、両者により打鍵されたキーに１．が検
出される。
具体的には、たとえばキーＫ１２が打鍵された場合には
、まず出力端子Ａ１がハイレベルとなっている間に比較
器２の十端子に第２図に■を付して示す電圧が入力され
る。
、まず出力端子Ａ１がハイレベルとなっている間に比較
器２の十端子に第２図に■を付して示す電圧が入力され
る。
一方、この出力端子Ａ１がハイレベルになっている間に
、出力端子Ｂｏ−Ｂ３から参照電圧発生回路７を介して
１６段階の参照電圧Ｖｏが比較器２の一入力端子に順次
入力される。そしてこの比較器２の両入力端子への入力
電圧が比較されるが、−入力端子への入力電圧が第２図
に■を付した電圧から■を付した電圧に変化する時点に
おいて、マイクロプロセッサ１の入力端子■ｏへの入力
信号の電圧がハイレベルからローレベルに転する。
、出力端子Ｂｏ−Ｂ３から参照電圧発生回路７を介して
１６段階の参照電圧Ｖｏが比較器２の一入力端子に順次
入力される。そしてこの比較器２の両入力端子への入力
電圧が比較されるが、−入力端子への入力電圧が第２図
に■を付した電圧から■を付した電圧に変化する時点に
おいて、マイクロプロセッサ１の入力端子■ｏへの入力
信号の電圧がハイレベルからローレベルに転する。
これにより、マイクロプロセッサ１は、出力端子ＡＩが
ハイレベルである間の出力端子Ｂｏ−８３からの出力信
号が“１”から“２”に変わる時点で入力端子■ｏへの
入力電圧がハイレベルからローレベルに転じたことによ
り、キーに１２が打鍵されたことを検出する。
ハイレベルである間の出力端子Ｂｏ−８３からの出力信
号が“１”から“２”に変わる時点で入力端子■ｏへの
入力電圧がハイレベルからローレベルに転じたことによ
り、キーに１２が打鍵されたことを検出する。
また、上述の本発明回路においては、たとえば２個のキ
ーが同時に打鍵された場合には、より高電圧を比較器２
に入力する方のキーにより比較器２への入力電圧が支配
されるため、各縦ビット線Ｌ１〜Ｌ１５それぞれに接続
されている４制御組のキーは接続されている縦ビット線
Ｌ１〜ＬＩ５の順にその打鍵が有効となる、即ち優先順
位が付されることになる。
ーが同時に打鍵された場合には、より高電圧を比較器２
に入力する方のキーにより比較器２への入力電圧が支配
されるため、各縦ビット線Ｌ１〜Ｌ１５それぞれに接続
されている４制御組のキーは接続されている縦ビット線
Ｌ１〜ＬＩ５の順にその打鍵が有効となる、即ち優先順
位が付されることになる。
以上詳述した如く本発明によれば、制御装置の限られた
入出力端子にて、従来以上のキーを備え、これをキース
キャンすることが可能となり、さらに従来はソフトウェ
ア的に処理されていたキースキャンの優先順位も回路構
成により処理することが可能となるので、ソフトウェア
を簡潔に構成することが出来る。
入出力端子にて、従来以上のキーを備え、これをキース
キャンすることが可能となり、さらに従来はソフトウェ
ア的に処理されていたキースキャンの優先順位も回路構
成により処理することが可能となるので、ソフトウェア
を簡潔に構成することが出来る。
図面は本発明の実施例を示すものであり、第１図は本発
明に係るキースキャン回路の回路図、第２図はその要部
の電圧変化の状態を示すグラフ、第３図は従来のキース
キャン回路の回路図である。 １・・・マイクロプロセッサ ２・・・比較器５・・
・分圧回路 ６・・・キーマトリックス７・・・参照
電圧発生回路 Ａ。−Ａ ３ ＋ Ｂ Ｏ”−８３
・・・出力端子 ＩＯ・・・入力端子 ＫｉＪ・・
・キーＲ１〜Ｒ２３・・・抵抗
明に係るキースキャン回路の回路図、第２図はその要部
の電圧変化の状態を示すグラフ、第３図は従来のキース
キャン回路の回路図である。 １・・・マイクロプロセッサ ２・・・比較器５・・
・分圧回路 ６・・・キーマトリックス７・・・参照
電圧発生回路 Ａ。−Ａ ３ ＋ Ｂ Ｏ”−８３
・・・出力端子 ＩＯ・・・入力端子 ＫｉＪ・・
・キーＲ１〜Ｒ２３・・・抵抗
Claims (1)
- 【特許請求の範囲】 １、キースキャンの結果を読み込むべき制御装置と、 該制御装置の第１のキースキャン用端子に 横ビット線が接続され、縦ビット線にはそれぞれに連な
るキーの操作時に、相異なる電圧を出力する分圧回路を
接続してあるキーマトリックスと、 前記制御装置の第２のキースキャン用端子 に接続され、前記分圧回路の出力に各対応する複数の参
照電圧を所定順序で発する参照電圧発生回路と、 該参照電圧発生回路の出力と前記分圧回路 の出力とを比較する比較器とを具備し、 該比較器の出力をキースキャン信号として 制御装置へ読み込むべくなしてあることを特徴とするキ
ースキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12775084A JPS616797A (ja) | 1984-06-20 | 1984-06-20 | キ−スキヤン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12775084A JPS616797A (ja) | 1984-06-20 | 1984-06-20 | キ−スキヤン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616797A true JPS616797A (ja) | 1986-01-13 |
Family
ID=14967755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12775084A Pending JPS616797A (ja) | 1984-06-20 | 1984-06-20 | キ−スキヤン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616797A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181979U (ja) * | 1986-05-09 | 1987-11-18 | ||
| JPS6427262U (ja) * | 1987-08-12 | 1989-02-16 | ||
| JPH01112973U (ja) * | 1988-01-27 | 1989-07-28 | ||
| JPH08509133A (ja) * | 1992-02-26 | 1996-10-01 | ジェショップ，リチャード・ヴァーノン | 玩具又は教育装置に関する改良 |
| US6021306A (en) * | 1989-08-21 | 2000-02-01 | Futech Interactive Products, Inc. | Apparatus for presenting visual material with identified sensory material |
| US6052117A (en) * | 1991-11-21 | 2000-04-18 | Sega Enterprises, Ltd. | Information display system for electronically reading a book |
| US6763995B1 (en) | 1999-08-09 | 2004-07-20 | Pil, L.L.C. | Method and system for illustrating sound and text |
-
1984
- 1984-06-20 JP JP12775084A patent/JPS616797A/ja active Pending
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