JPS6167890A - 縦横変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像通信等の分野で使用されるデータの縦横
変換装置に関するものである。

従来例の構成とその問題点 画像の記憶、処理、伝送等の分野で使用される画面メモ
リは、前段のカメラや後段のＣＲＴ上の走査線の配列と
対応した２次元のメモリアレイ状に構成されている。し
かしながら、このメモリアレイの要素（セル）は、各々
が全く独立にアクセスされるのではなく、横方向に所定
数まとまった１群ずつ、例えば１バイトずつ一括してア
クセスされる構′成であるから、このような画面メモリ
の内容を９０度回転させて、即ち縦横変換して、読出し
たいと考えた場合、これはそれほど簡単なことではない
。

例えば、第１図のように、８行×８列の画面メモリを考
えると、各行の８個のビットは１バイトのデータとして
一括して処理されるので、例えば第０列の１パイ）　（
Ｏｏ、　１ｏ　、２０・・・・・・・・・了。）を連続
的に読出そうとする場合、まず第０行目の１バイト（０
，０，０・・・・・・・・・０□）を読出してその０ビ
ツト０゜のみを抜き出し、次に第１行目の１バイト（１
ｏ、１１．１２・・・・・・・・１ア）を読出してその
Ｑビット１゜のみを抜き出し、引続き第２行目の１バイ
トを読出してその０ビツト２゜のみを取出すという具合
に、全ての行について１バイト読出しては所定列のビッ
トを抜き出すという面倒な操作が必要になり、読出しに
時間がかかる。逆に、この縦読み速度をＣＲＴの走査速
度に合わせようとすれば、各行を画素周波数なみの高速
で読出さなければならなくなる。

従来、このような難点を避けるだめ、画面メモリに横書
きで書込んだ画像を一旦縦書きに変換して蓄積しておく
だめのバッフ７メモリを設置していた。即ち、画面メモ
リが第１図のようなものである場合、このような画面メ
モリから読出した各行に対し各列のビットの再配列を上
記バッファ上で並行して行うことにより、第１図の１バ
イトのデータを８回読出す間に縦横変換を終了させ、こ
の後原配列の１列を新配列の１行として読出す構成とす
れば、読出し速度の問題は生じない。

しかしながら、この従来方式では、１画面分のバック７
メモリが余分に必要となり、また縦横変換にそれだけ余
分な時間を費やすので、動画等の高速処理に困難をきた
すという問題があった。

発明の目的 本発明は上記従来の欠点に鑑みてなされたものであり、
その目的は、余分なバック７メモリを全く必要とせず、
しかも変換のための時間をほとんど必要としない縦横変
換装置を提供することにある０ 発明の構成 上記目的を達成する本発明は、２ｎ行×２ｎ列から成る
データの原配列を、この原配列において同一列内に配置
されていたデータが新配列においてすべて異なる列内に
配列されるように、原配列の各行ごとに列の順序を変更
する第１の列変更手段と、前記列の順序が変更された原
配列の各行のデータを１行ずつ蓄積することによシ２ｎ
行×２ｎ列から成るデータの新配列を蓄積する蓄積手段
と、この蓄積手段に供給された行アドレスに基づき、前
記新配列が形成された蓄積手段の各列から原配列の同一
列内のデータがすべて読出されるように各列に対する行
アドレスを変更するアドレス変更手段及び前記読出され
た１行分のデータの列方向の配列順序が原配列のデータ
の行方向の配列順序と一致するように、前記読出された
１行分のデータの列の順序を変更する第２の列変更手段
を備えるように構成されている。

実施例の説明 以下、本発明の更に詳細を実施例によって説明する。

第２図は、本発明の縦横変換装置の一実施例の構成を示
すブロック図である。この装置には、第１図に示す８行
×８列のデータが１行ずつ供給されるものとする。

１は供給された１行分の８ビツト（１バイト）のデータ
について、その列（ピット位置）の変更を行う列変更回
路、２は列変更後のデータを１行分ずつ８行にわたって
蓄積するメモリ、３はメモリ２に供給される行アドレス
ＡＤＲを縦読み用に変更してメモリ２に供給するアドレ
ス変更回路、４はメモリ２から読出された１行分の８ビ
ツトのデータについて、その列（ビット位置）の変更を
行う列変更回路である。

列変更回路１は、ビデオカメラの後段の２値化回路や伝
送路等からビットシリアルに、又は他のメモリ等からビ
ットパラレルに供給された８ビツトのデータに対し、同
期信号ＳＹＮとメモリ２への行アドレスＡＤＨに従って
、所定の列の変更を行い、列変更後のデータをメモリ２
に供給する。

列変更回路１は、メモリ２への行アドレスＡＤＨがｒＯ
Ｊのとき、供給された８ビツトのデータに対し列の変更
を行うことなくそのままメモリ２に供給する。従って、
メモリ２の第１行目には、第３図の第１行目に示すよう
に、第○ビット０゜から第７ビツト０□ピツ）１で第１
図の原配列と比べてピット位置がなんら変更されない８
ビツトのデータが蓄積される。

列変更回路１は、メモリ２に対する行アドレスＡＤＨが
「１」のとき、供給された８ビツトのデータを１ビツト
ずつ右方向に回転的にシフトしてメモリ２に供給する。

従って、メモリ２の第１行目には、第３図の第１行目に
示すように、原配列の８ビツトのデータ１゜〜１□が１
ビツトずつ右方向に回転的にシフトされ、列が変更され
た１行分のデータが蓄積される。列変更回路１は、メモ
リ２に対する行アドレスＡＤＲが「２」のとき、供給さ
れた８ビツトのデータを２ビツトずつ右方向に回転的に
シフトしてメモリ２に供給する。従って、メモリ２の第
２行目には、第３図の第２行目に示すように、原配列の
８ビツトのデータ２゜〜２□が１ビツトずつ右方向に回
転的にシフトされ、列が変更された１行分のデータが蓄
積される。

以下同様にして、列変更回路１は、メモリ２に対する行
アドレスＡＤＲがｒ３Ｊ　、ｒ４Ｊ・・・・・・・・・
「７」のとき、供給された８ビツトのデータをそれぞれ
右方向に３，４・・・・・・・・・７ビツトずつ回転的
にシフトしたデータをメモリ２に供給し、従って第３図
に示す新配列のデータがメモリ２に蓄積される。

第４図は上述のような機能を有する列変更回路１の構成
の一例を示すブロック図であり、１１゜１２．１３・・
・・・・・・１７はリードオンリーメモリー（ＲＯＭ）
、１８．１９はセレクタである。

メモリ２に対する行アドレスＡＤＨが「０」である場合
、セレクタ１８．１９は直結パス１ｏを選択し、従って
、この列変更回路１に供給された１行分のデータは、列
の変更がなんらなされることなくそのままメモリ２に供
給される。一方、メモリ２に対する行アドレスＡＤＨが
「１」である場合、セレクタ１８．１９はＲＯＭ１１に
連なるパスを選択する。この結果、供給された１行分の
データによりＲＯＭ１１がアドレスされる。ＲＯＭ１１
の各アドレスには、この８ビツトのアドレスを右方向に
１ビツトずつ回転的にシフトしたデータが蓄積されてお
り、このデータがＲＯＭ１１から読出され、セレクタ１
９を経てメモリ２に供給される。メモリ２に対する行ア
ドレスＡＤ、Ｒが「２」である場合、セレクタ１８．１
９はＲＯＭ１２に連なるパスを選択する。この結果、供
給された１行分のデータによりＲＯＭ１２がアドレスさ
れる。ＲＯＭ１２の各アドレスには、この８ビツトのア
ドレスを右方向に２ビツトずつ回転的にシフトしたデー
タが蓄積されておシ、このデータがＲＯＭ１２から読出
され、セレクタ１９を経てメモリ２に供給される。

以下同様にて、メモリ２に対する行アドレスＡＤＲがｒ
３Ｊ　、ｒ４Ｊ・・・・・・・・・「ア」である場合、
セレクタ１８．１９はそれぞれＲＯＭ１３．１４・・・
・・・１７に連なるパスを選択する。即ち、セレクタ１
８は供給された８ビツトのデータでＲＯＭ１３゜１４・
・・・・・・・１７をアドレスするが、これらのＲＯＭ
には上記アドレスをそれぞれ右方向に３，４・・・・・
・・・・７ピソトずつ回転的にシフトした８ビツトのデ
ータが蓄積されているので、これらのデータがセレクタ
１９を経てメモリ２に供給され、メモリ２の３，４・・
・・・・・・・７行目に蓄積される。

第５図は、第２図のメモリ２とアドレス変更回路３の構
成の一例を示すブロック図であり、２０゜２１．２２・
・・・・・・・・２７は、それぞれｌ’−ｏＪから「ア
」までの８個の行アドレスを有するメモリチップ、３０
，３１．３２・・・・・・・・・３７は加算回路、４０
．４１．４２・・・・・・・・・４７は伝達ゲート、５
Ｑはビット反転回路である。

■、データ蓄積動作 メモリ２へ前述のようなデータ蓄積を行う場合、縦読み
であるか横読みであるかを指定する信号Ｖ／Ｈは無条件
にローとなり、伝達ゲート４０〜４７は全て遮断され、
対応の加算回路３０〜３７に供給される出力は全て０に
なる。また、信号Ｖ／Ｈがローの場合反転回路５０は機
能せず、行アドレスＡＤＨはそのまま全ての加算回路３
０〜３７に供給される。上述のように、各伝達ゲート４
０〜４７から対応の加算回路に供給される信号はゼロで
あるから、外部から供給された行アドレスＡＤＨがなん
ら変更されることなくそのまま加算回路の出力として対
応のメモリチップ２０〜２７に供給され、これによって
指定された各メモリチップの行アドレスに入力データが
蓄積される。

■、縦読み動作 メモリ２から縦読みを行う場合、縦読みであるか横読み
であるかを指定する信号Ｖ／Ｈがノ・イになる。これに
よシ、各伝達ゲート４０，４１．４２・・・・・・・・
・４６．４７は、３ビツトで２進表示された　。

１ｏ進数のｒｌｊ　、ｒ２Ｊ　、ｒ３Ｊ・・・・・・・
・・「７」。

「０」をそれぞれ対応の加算回路３０，３１．３２・・
・・・・・・・３６．３７の一方の入力端子に供給する
。

また、外部から供給された行アドレスＡＤＨがビット反
転回路６０で反転され、対応の加算回路３０．３１．３
２・・・・・・・・・３６．３７の他方の入力端子に供
給される。従って、外部から供給された行７）’レスＡ
ＤＲがｒｏＪ　（０，Ｏ，Ｏ）の場合、加算回路３０は
伝達ゲート４０から供給された「１」　（０，０，１）
とビット反転回路５０から供給された「ア」（１，１，
１）を加算して加算結果の下位３ビットｌ’−ＯＪ　（
０，Ｏ，Ｏ）を、変更後のアドレス信号としてメモリチ
ップ２ｏに供給する。

加算回路３１は、伝達ゲート４１から供給されたｒ２Ｊ
　（０１１１０）とビット反転回路５０から供給された
ｒＩＪ　（１＋　’＋　１）を加算して加算結果の下位
３ビツト「１」（○、ｏ、　１）を、変更後のアドレス
信号としてメモリチップ２１に供給する。以下同様にし
て、加算回路３２．３３・・・・・・・・・３７は、対
応のメモリチップ２２．２３・・・・・・・・２７に、
変更後のアドレス信号としてそれぞれｒ２Ｊ　、ｒ３Ｊ
・・・・・・・・・「７」を供給する。

従って、行アドレスＡＤＨが「ＯＪの場合、第３図のデ
ータにおいて対角線上に配列されているデータ（Ｏｏ　
、　１ｏ　、２゜・・・・・・・・・７゜）がメモリチ
ップ２０，２１．２２・・・・・・・・・２７のそれぞ
れから読出される。このようにしてメモリ２から読出さ
れた１行分のデータは、列変更回路４で列の変更が行わ
れることなくそのまま、外部に出力される。即ち、第１
図の原配列における第０列が縦横変換された第０行分の
データとしてメモリ２から読出されることになる。

同様にして、行アドレスＡＤＨがｒＩＪ　（０゜０．１
）の場合、メモリチップ２０，２１．２２・・・・・・
・・・２７からそれぞれデータ”１”１”１・・・・・
・・・・６１　が読出される。このようにしてメモリ２
から読出されたデータは、列変更回路４において、左方
向に１ビツトずつ回転的にシフトされ、（０１、１１，
２１・・・・・・・・・ｅｌ　、７１　）となって外部
に出力される。即ち、第１図の原配列における第１列が
縦横変換され、第１行分のデータとして出力されること
になる。

全く同様にして、行アドレスＡＤＨが「２」（ｏ、１．
ｏ）の場合、メモリチップ２０，２１゜２２．２３．２
４・・・・・・・・・２７からそれぞれデータ６゜、了
。、０２，１゜、２□・ツ・・６゜が読出され、このよ
うにしてメモリ２から読出されたデータは、列変更回路
４において、左方向に２ビツトずつ回転的にシフトされ
、（０□、１２．２２・・・・・・・・・６２，７□）
となって外部に出力される。即ち、第１図の原配列にお
ける第２列が縦横変換され、第２行分のデータとして出
力されたことになる。以下全く同様にして、第１図の原
配列における第３列〜第７列のデータが、縦横変換され
た第３行〜第４行のデータとして当該縦横変換回路から
読出される。

■、横読み動作 メモリ２に蓄積されたデータを横読みする場合、縦読み
であるか横読みであるかを指定する信号Ｖ／Ｈがローに
される。この場合、前述したデータ蓄積動作と同様に、
各加算回路３０〜３７は外部から供給された行アドレス
ＡＤＨをそのまま対応のメモリチップ２０〜２７に供給
する。

外部から供給された行アドレスＡＤＨが「０」の場合、
各メモリチップ２０〜２７のいずれからも第０行のデー
タ０　．０　．０　　・・・・・・・・ｏ７カ読出され
、列変更回路４で列の変更が行われることなくそのまま
外部に出力される。即ち、第１図の原配列の第０行がそ
のまま第０行としてメモリ２から読出されることになる
。

外部から供給された行アドレスＡＤＨが「１」の場合、
各メモリチップ２０〜２７のいずれからも第１行のデー
タ１□１１゜、１１・・・・・・・・・１６が読出され
、列変更回路４で１ビツトずつ左に回転的にシフトされ
て外部に出力される。即ち、第１図の原配列の第１行が
そのまま第１行としてメモリ２かな読出されたことにな
る。

以下同様にして、外部から供給された行アドレスＡＤＨ
が「２Ｊ、ｒ３Ｊ・・・・・・・・・「７」である場合
、各メモリチップ２０〜２７のいずれからも第２行、第
３行・・・・・・・・・第７行のデータが読出され、こ
の読出されたデータは列変更回路４で、それぞれ２，３
・・・・・・・７ピツトずつ左に回転的にシフトされて
外部に出力される。即ち、第１図の原配列の第２行、第
３行・・・・・・・・・第７行がそのまま第２行。

第３行・・・・・・・・・第７行としてメモリ２から読
出されることになる。

列変更回路４は、第４図に例示した列変更回路１と全く
同様に、メモリ２から読出されたデータをアドレスとし
てアクセスされ、このアドレスを所定ビット数ずつ左方
向に回転的にシフトしたデータを出力する構成のＲＯＭ
を、メモリ２に対する行アドレスＡＤＨに応じて選択す
るような構成とすることができる。

列変更回路１，４に上述のようなＲＯＭを使用する代わ
りに回転的なシフトを行うシフトレジスタを設置し、こ
のシフト量を行アドレスＡＤＨに従って可変するような
構成であっても良い。また、メモリ２から１行分のデー
タをビットシリアルに読出す構成とし、行アドレスＡＤ
Ｈに従って読出しの順序を変更するような構成とする等
適宜な構成を採用することができる。

また上記実施例では、８行×８列のデータ配列について
縦横変換を行う例を説明したが、このような８行×８列
を１単位のブロックとして、このブロックを８行×８列
配列した各ブロックに対しても上述と同様の縦横変換を
行うことにより、６４行×６４列のデータ配列に対して
も縦横変換を行うことができる。このようにデータ配列
の階層を順次高めてゆくことにより、本発明の縦横変換
装置の対象を必要なだけ大容量のデータに拡張すること
ができる。

またデータ配列の最小単位を８行×８列とする例を説明
したが、この最小単位を１ｏ行×１６列や３２行×３２
列等、一般には２ｎ行×２ｎ列に設定することができる
。

また、原配列の各行に対して列の回転的なシフトを行う
ことにより、データの原配列において同一の列内に配列
されていたデータを新配列においてすべて異なる列内に
配列する例を示したが、これに代えて、原配列の各行内
の各列を適宜な方法で入れ換えることにより、データの
原配列において同一の列内に配列されていたデータを新
配列においてすべて異なる列内に配列する構成とするこ
ともできる。

発明の効果 本発明は上述のような構成であるから二従来例と異なり
、縦横変換したデータを一旦蓄積しておくための大容量
のバッフ７メモリを必要とせず、また縦横変換するだめ
の時間をなんら必要としないので、高速性を要する動画
等の処理にも適用できるという効果を奏するものである
。

【図面の簡単な説明】

第１図はデータの原配列を示す図、第２図は本発明の一
実施例の構成を示すブロック図、第３図は第２図のメモ
リ２に蓄積されたデータの新配列を示す図、第４図は第
２図の列変更回路１の構成の一例を示すブロック図、第
６図は第２図のメモリ２とアドレス変更回路３の構成の
一例を示すブロック図である。 １．４・・・・・・列変更回路、２・・・・・・メモリ
、３・・・・・・アドレス変更回路、１１乃至１７・・
・・・・ＲＯＭ、１８゜１９・・・・・・セレクタ、２
０乃至２７・・・・・メモリチップ、３ｏ乃至３７・・
・・・・加算回路、４０乃至４７・・・・・・伝達ゲー
ト、Ｓｏ・・・・・・ビット反転回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１７ 第２図 Ｖ／７１ ｒＸＳ３　　図 第４図

Claims (1)

【特許請求の範囲】
1. ２＾ｎ行×２＾ｎ（ｎ；整数）列から成るデータの原配
   列を、この原配列において同一列内に配置されていたデ
   ータが新配列においてすべて異なる列内に配列されるよ
   うに、原配列の各行ごとに列の順序を変更する第１の列
   変更手段と、前記列の順序が変更された原配列の各行の
   データを１行ずつ蓄積することにより２＾ｎ行×２＾ｎ
   列から成るデータの新配列を蓄積する蓄積手段と、この
   蓄積手段に供給された行アドレスに基づき、前記新配列
   が形成された蓄積手段の各列から原配列の同一列内のデ
   ータがすべて読出されるように各列に対する行アドレス
   を変更するアドレス変更手段及び前記読出された１行分
   のデータの列方向の配列順序が原配列のデータの行方向
   の配列順序と一致するように、前記読出された１行分の
   データの列の順序を変更する第２の列変更手段を備えた
   ことを特徴とする縦横変換装置。