JPS616768A - 小画面の並列アクセスが可能な多次元情報記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、画素パターン等、上下左右の隣接点相互の
関係が意味を持つ情報を並列に入出力することにより高
速処理するようにした記憶装置に関するものである。

〔従来技術〕

以下の説明では簡単なため特にことわらない限り、記憶
装置は垂直軸、水平軸に関するアドレスを持つ二次元の
ものとして説明するが、軸数を増やし三次元以上に拡張
することに困難はない。

通常の計算機では二次元情報を処理する場合、しばしば
計算時間がかかり過ぎて実用にならないことがある。特
に上下左右の隣接点との相互関係に意味がある場合には
、隣接点のアドレスを算出し、各画素の内容を１語ずつ
読出し、遂時処理することになり、高速化の困難の一因
となっている。このような場合、ハードウェアを並列化
して高速化をはかることがよく行われる。

この種の記憶装置の一例として、従来第１図に示すもの
がある。図中、１はカウンタ、２は二次中のシフトレジ
スタが画面の水平列画素数と等しければ３行３列の小画
面の並列処理が可能である。しかしながら、上記従来の
記憶装置は以下のような欠点を有していた。

（イ）　アクセスする小画面は常にラスク式走査の順で
あり、任意の小画面をランダムにアクセスできない。

（ロ）　取扱い得る画面は水平列画素数がシフトレジス
タの段数と等しいものに限られ、可撓性かない。

〔発明の概要〕

この発明は上述の点にかんがみてなされたもので上記従
来例の欠点がなく、任意の規模の画面中〔発明の実施例
〕 まず、用語と記号を次のように定義する。

（ａ）原画面 この発明の記憶装置に記憶される二次元情報。

（ｂ）画素 原画面上の１点の持つ情報、便宜上１ビツトとして説明
するが、複数ビットの場合も差支えなく適用できる。

（ｃ）小画面 原画面の１部で、第２図の如くｍ行ｎ列の画素よりなる
長方形部分。

（ｄ）小画面上の位置 第２図のように相対的な位置ｉｊを添字として各画素を
Ｃ１１で示す。

（ｅ）アドレス 通常の二次元メモリと同じく画素の位置を垂直アドレス
、水平アドレスで指定するが、水平、垂直共に上位アド
レスと下位アドレスで分け、水平上位アドレスｈ、水平
下位アドレスｑ、垂直上位アドレスＶ、垂直下位アドレ
スｐと定める。水平下位アドレスｑはｎ進１桁、垂直下
位アドレスｐはｍ進１桁の数であり、垂直上位アドレス
Ｖ、水平上位アドレスｈは２進。

ｌＯ進その他何でもよい。下位で桁上げが発生すると上
位に１を加える等上位下位の関係は通常の２進、１０進
に準する。水平、垂直以外に例えば図番に相当するよう
なアドレスがあっても動作原理に変りはないので、以下
１枚限りの画面についてのみ説明する。

通常の情報処理装置と接続する場合下位アドレスは必ず
しも２の整数乗でない（例えば３）ので、アドレス信号
をこの発明の上位、下位信号に変換する必要があるが、
その部分はこの発明に直接関係がないので説明は省略し
、以下アドレスは既に上位、下位に分かれているとして
説明する。もちろん、ｍ、ｎが２．４．８等２の整数乗
の場合は通常の２進の装置にそのまま接続できる。

第３図はｍ＝３．ｎ＝４の場合のアドレス関係を示す図
で、アドレスを示す数値の右側は下位、左側は上位に対
応する。同図に記入された画素Ｑの場合アドレスは垂直
上位アドレスＶ＝２、垂直下位アドレスｐ＝１．水平上
位アドレスｈ＝０．水平下位アドレスＱ＝２である。

（ｆ）小画面アドレス 小画面上の特定の画素（例えば左上の画素Ｃｏ　ｏ　）
の原画面上でのアドレスが与えられると、小画面の他の
画素のアドレスはすべて決定する。小画面上の画素Ｃｋ
ｉのアドレスを小画面アドレスと定義する。装置に外部
から与えられられるアドレス信号は小画面アドレスであ
る。

以下の説明で、特に画素のアドレスと断らない限り、ｖ
＋　ｈ　＋　ｐ＋　ｑは小画面アドレスのこととする。

第３図で斜線部に対応する小画面Ａについて説明すると
に＝２．ｕ＝１の場合、小画面ＡのアドレスはＯで示さ
れた画素のアドレスであるから垂直上位アドレスｖ＝２
．垂直下位アドレスｐ＝２．水平上位アドレスｈ−２．
水平下位アドレスｑ＝ｌである。

（ｇ）メモリバンク 個々のメモリバンクは通常の記憶装置で、同時に複数の
アドレスにアクセスすることはできない。ｍ行ｎ列の小
画面に対応してｍＸｎ個のメモリバンクが必要である。

個々のメモリバンクの記憶容量は水平、垂直の上位アド
レスに対応したものが必要である。これらのメモリ／く
ツクをその配列位置に応じてＢｒｓと名付けることにす
る。

第４図にメモリバンクの配列と名付は方を図示する。

３次元に拡張する場合はメモリバンクを３次元に配列し
たものを考えればよい。

（ｈ）バンク内アドレス 各メモリバンク内部でのアドレスには配列ｒ行に共通な
垂直アドレスＶｒと配列Ｓ列に共通な水平アドレスＨｓ
の２つがある。

（ｉ）アドレス変換回路 外部から入力される小画面アドレス（既にＶ　、Ｐ　＋
　ｈ　＋　ｑに分けられている。）を変換し、バンク内
アドレスを出力する回路。

（ｊ）有効パターン信号 小画面の画素数に等しいビット数（ｍＸｎビット）の情
報で各ビットの信号をＥＩＪ　と名付け、それぞれ小画
面上の位置ＣｉＪに対応させる。

第５図（ｍ＝３．Ｎ＝３の例）に示す小画面において、
例えば、斜線部に相当する画素←このみアクセスするた
めの制御信号を有効ノくターン信号と名付ける。この例
では Ｅ　ＯＯ”　Ｏ＋　Ｅ　Ｏｌ　＝　ｌ　＋　Ｅ　Ｏ２＝
　ＯＥ　１ｏ　＝　１　、　Ｅ　ｔ　１＝　１　、　Ｅ
　ｓ　２　＝　１Ｅ２０＝Ｏ・Ｅ２１＝１・Ｅ２２＝０ である。

次にこの発明の原理について説明する。小画面アドレス
を定義するのに小画面上の画素Ｃｋｉで代表させたが、
以下の説明では特に断らなｔ＃１限りに＝０．交ＳＯと
する。ｋ１文が０でな１．Ｘ場合はその分だけ入力する
小画面アドレスを差し引きしたものとしておけばよい。

原画面の各画素の持つ情報は、その画素の下位アドレス
がメモリバンクの添字ｆ、Ｓと一致するように、かつ、
上位アドレスがパンク内アドレスと一致するように記憶
される。

ついて説明する。同図はｎ＝４の例を示す図である。ｃ
ｏ・・・・・・Ｃ３の枠で囲ったものは小画面で、その
左側に示したｈ＋ｑの値は右側の小画面に対応する小画
面アドレスである。小画面アドレスが２であるから、メ
モリバンクＢ２の３番地に記憶されている。

小画面を並列にアクセスするためには、ｑの値が何であ
っても各メモリバンク毎に１語だけアクセスすればよい
ことは第６図から直ちに理解できる。

問題は、（イ）第６図の点線から左ではバンク内アドレ
スはｈ＝３の値をそのまま使えるが、点線から右側では
ｈ＝３であるにもかかわらずバンク内アドレスを１つ大
きい値４としなければならない。この点について別の説
明をする。

自然数の列から連続した１０個の数をとる場合、１０か
らスタートすれば１０，１１．・・・・・・１９までで
１０位の桁はみなｌである。しかし、１１かもスタート
すれば１１，１２．・・・・・・１９゜２０となり１０
位の桁は２になったものがある。

この例では上位アドレス１才１０位の桁、下位アドレス
（３１位の桁、ｎ＝１ｏである。（ロ）ＣＪ　として入
出力される情報はｑの値によって違ったメモリバンクに
収容されている。の２点にある。

上記（イ）の対策としては、アドレス変換回路を設けて
入力される小画面アドレスを変換し、上記（ロ）の対策
としては、選択回路で各メモリバンクと小画面各位置の
情報（この発明の並列アクセスされる入出力情報）が適
切に対応するように切換える必要がある。

アドレス変換は上位アドレスを適切なものに変更するた
めのもので第６図でわかるように点線より左側ではＨｓ
＝ｈ、点線より右側ではＨｓ＝ｈ＋１とすることで充分
である。

一般の場合、水平アドレスは、 とすればよい。

同様に垂直アドレスについても、 して、垂直アドレスは、 ・・・・・・・・・・・・　（３・４）とすればよい。

第８図はアドレス変換回路のブロック回路図である。こ
の図で、２１．２２，３１．３２は加算回路で２つの入
力を加算した値を出力する。

２３．３３は比較回路で２つの入力を比較し一方（図で
は上方）が他方（図では下方）より大きいか等しい場合
は゛真パ、そうでない場合は“偽″を出力する。２４，
２５，３４．３５はアンド回路、２６．３６はオア回路
であり、アンド回路２４．３４の入力端にある○印はノ
ット回路を意味するので第８図の最終的な出力Ｖｒは、
Ｖｒ’＝　（ｃａｍｐ　　ＡＮＤ　　ｖ）　ＯＲ（ｃａ
ｍｐＡＮＤ　（ｖ＋１）） ・・・・・・・・・（３・２）′ となり（３・２）式に対応する。

ただし、ｃｏｆｆｌｐは比較回路２３の出力で、ｃｏｍ
ｐはＮ　ＯＴ　　ｃｏｍｐを意味する。

Ｈｓについても同様である。

次に選択回路の原理について説明する。第１表は第６図
における小画面位置ｊとバンク番号Ｓの対応が小画面ア
ドレスｑによってどう変わるかを示す図である。同表に
おいてｑ＝２　、ｊ＝１に対する値３はその時ｓ＝３で
あることを示す。従って小画面アドレスの水平下位アド
レスｑが２の時はＢ３の内容（パンク内アドレスはアド
レス変換回路から与えられる。）が０１として出力され
るように選択回路を設ければよい。

第１表 垂直方向に広がりを持つ小画面では水平下位アドレスｑ
＝２の時にはＢｒ３の内容がＣ１ｌとして出力されるよ
うな選択回路を設けることになる。

前記８１表を一般化して数式化すれば ｉ＋ｐ≧ｍの時、ｒ＝ｉ＋ｐ−ｍ　　丁・・・・・・・
・・　（３・　５） ・・・・・・・・・（３・む） となる。

これまではに＝０１文＝Ｏとしていたが、さらにに＃ｏ
　、文＃０の時には ・・・・・・・・・（３・７） ・・・・・・・・・（３壷８） とすればよい。

である。

下位アドレスデコード信号とは、下位アドレスをデコー
ドした信号で１図のｑ＝Ｑ　、ｑ＝１・・・・・・と記
入した線はそれぞれｑ＝Ｏ＋ｑ＝１・・・・・・の場合
のみ“真“、他の場合“偽″となる。

１１はオア回路、１２はアンド回路であり、小画面信号
が出力される。

第９図の関係を論理式で表現すると、 Ｃｏ　”Ｆｏ　ｏ　　ＯＲＦＩ　ＨＯＲＦ２２０ＲＦ３
３ Ｃ１＝Ｆ、、　　ＯＲＦ２．　　ＯＲＦ３２０ＲＦｏ３ Ｃ２＝　Ｆ２　ｏ　　ＯＲＦ３　ｔ　　ＯＲＦｏ　２Ｒ
Ｆ１３ Ｃ３＝Ｆ３０　０ＲＦｏ　ｔ　　ＯＲＦｓ’ｚＲＦ２３ ただし、Ｆｘｙはアンドゲートの出力でＦｘｙ＝（Ｂｘ
　　ＡＮＤ　（ｑ＝ｙ））、ただしくｑ＝ｙ）とは下位
アドレスをデコードした信号でｑ＝ｙの場合のみパ真″
、他はすべて°“偽′″となる。

この論理式から０１に着目すると ｑ＝Ｑの時、Ｃ，＝Ｂ。

ｑ＝１の時、Ｃ，＝Ｂ２ ｑ＝２の時、Ｃ１＝Ｂ３ ｑ；３の時、Ｃ１＝Ｂ。

が得られるが、これはＭＩ、１表でｊ＝１の列に対応す
る。上記の式はｎ−４８−の場合であるが第１表寿−一
般化すれば ｊ　＋　ｑ　＜　ｎの場合、ｓ＝　ｊ＋ｑｊ＋ｑ≧ｎの
場合、ｓ＝ｊ＋ｑ−ｎ となり（３−６）式と同じものである。

Ｃ，＝Σ　Ｆｓｙ　　　　　　・・・・・・（３・７？
）ｙ＃Ｏ ただし、Σ記号は普通の数式と違って加算の浴１計では
なく論理和の合計である。

ここまでの論理回路はｍ＝１の場合について説明した。

ｍ〉１の場合は、垂直方向に（３−５）式を適用すれば
よい。

第１０図は（ｍ＝２　、ｎ＝３）用の選択回路の例を示
す。１３．１４はデコーダであり、他の記号等はすべて
第９図に準する。

これまでは読出しの場合のみについて説明した簡単なブ
ロック図である。この図で、４３はデコーダ、５０は後
述する両方向性選択回路であり、読出し書込み両用に使
用できる選択回路である。

第１２図は、この発明による２次元情報記憶装置のブロ
ック図でｍ＝３．ｎ＝＝３の場合を示す。

この図において、２０．３０は水平および垂直アドレス
変換回路で、水平用と垂直用を示す。ただし、第８図に
示した加算回路２２．３２は共用できるので両アドレス
変換回路２０．３０の外に出してブロック４１．４２で
示す＋１加算回路とした両方向性選択回路である。

Ｒ／Ｗとした信号は読出し書込みを指示する信号である
。ｄはメモリバンクへ記憶される情服の入出力点で、ア
クセスされたアドレスの情報はこの点を経て入力される
。

以上この発明の一実施例を説明したが、次にその変型例
について説明する。

第９図の選択回路では読出し用、書込み用に別の選択回
路を使用するように説明したが、同一選択回路に対する
接続を読出し時と書込み時で切換えて使用する方法も考
えられる。

第１３図は、その−例を示す両方向性選択回路のブロッ
ク図で、ｍ＝２．ｎ＝２の場合である。

同図においてアドレス関係は第１２図で説明しているの
で、省略している。各メモリバンクＢｏ。

〜ＢｌｌのＲ，Ｗはそれぞれ読出し、書込みの記憶内容
の入出力で、Ｒ／Ｗは読出し時°“真°′、書込み時“
偽″となる記憶装置の制御信号線である。また、Ｃｏｏ
Ｒ、・・・・・・、　Ｃｏ　ｏ　ｗ・・・・・・等はそ
れぞれ小画面の情報としてこの発明の記憶装置から出力
または入力される信号である。そして、符号１１．１２
等は第９図の説明に準する。また、１０は第９図で説明
したのと同様の選択回路である。記憶装置は同時にアク
セスされることはないから、第９図の選択回路に対する
入出力を切替えて読出し書込み両用に使用できるように
している。

メモリバンクには書込み情報の入力点Ｗと読出し情報の
出力点Ｒとがあるとして記入しているが、記憶素子によ
ればＲ，Ｗが共通点になっている場合もある。図で点線
で囲った部分５０が第１２図の両方向性選択回路である
。

最後に有効パターンについて説明する。二次元情報を処
理する場合、小画面全体についてではなく、小画面範囲
内のパターンについてのみ有効としたいことがよくある
。記憶装置の制御信号にはイネーブル（有効）といわれ
るものがあり、そのｌ′”　、“０パによって書込み読
出し動作を有効、無効とすることができる。有効パター
ンは小画面上のマスク情報であり、各メモリバンクへ伝
えるものであるから、小画面とメモリバンク間の接続を
切換える選択回路が上記の用途にそのまま使用できる。

第１４図は有効パターン信号の接続を示すブロック図で
、第１２図と同じ（ｍ＝３　、ｎ＝３の場合のもである
。１０は選択回路を示す。

なお、上記実施例およびその変型例は、垂直アドレス、
水平アドレスだけについて述べたが、同上記実施例に示
すように、多次元情報記憶ｉ銭を構成することにより小
画面をランダム、かつ、並列にアクセスできることにな
る。このことは、単に並列処理による高速化のみにとど
まらず、不所は無意味と考えることができるから、白黒
φ境界を追ってアクセスするような高速処理が可能とな
る。

また、画面の規模と関係なく使用できるという利点があ
るにのことは非常に大きな１枚限りの二次元情報記憶装
置を作り、それを所要の大きさに従って分割して図面１
１図面２．・・・・・・として使用すると考えれば理解
できる。

さらに、経済的にみると、従来の記憶装置の主流であっ
た磁心記憶装置では、磁心駆動回路と検出回路の数を最
少にするのが有利であるから、上記実施例のように多数
のメモリバンクに分割することを避ける傾向があった。

しかし、ＩＣメモリの出現により駆動回路、検出回路は
各メモリ素子毎に内蔵されている状態となり、記憶装置
を多数のメモリバンクに分割しても経費に影響しなくな
ったので、上記実施例の実現に要する経費はアドレス変
換回路と選択回路のみであり、高速化および可撓性の代
償として充分引き合うと考えられる。

〔発明の効果〕

以上説明したように、この発明に係る多次元情報記憶装
置は、多次元情報を記憶し、そのうち任意の小画面の各
画素を並列かつランダムにアクセスできるように多次元
的に並列したメモリバンクと小画面の位置を指定する信
号入力を変換して各メモリバンクに与えるアドレス変換
回路と、各メモリバンクの記憶内容と小画面各画素を対
応するように切換える選択回路とからなるので、小画面
をランダムに並列アクセスでき、処理の高速化をはかる
ことができるという極めてすぐれた効果を有する。

【図面の簡単な説明】

第１図は従来の小画面並列アクセス二次元記憶装置のブ
ロック図、第２図はｍ行ｎ列の小画面の各画素の記号と
位置関係を示す図、第３図は水平、垂直、上位、下位ア
ドレス関係を示すと共に小画面アドレスと小画面の位置
関係を示す図、第４図はメモリバンクの配列と番号付け
の関係を示す図、第５図は有効パターンと小画面の関係
を示す図、第６図および第７図はアドレス変換の原理図
、第８図はアドレス変換回路のブロック図、第９図およ
び第１０図は選択回路の原理図、第１１図はこの発明の
多次元情報記憶装置の概略的なブロック図、第１２図は
第１１図を具体的にしたブロック図、第１３図は選択回
路を読出し書込みに共用できるようにした両方向性情報
選択回路の原理図、第１４図は有効パターン情報を作用
させるために選択回路とメモリバンクを接続したブロッ
ク図である。 図中、ＣＯＯ”Ｃ２２は小画面上の画素、Ｂｏｏ・・・
・・・ＢｒＳ・・・・・・Ｂｍ−１ｎ−２はメモリバン
ク、１０は選択回路、１１はオア回路、１２はアンド回
路、１３．１４はデコーダ、２０は水平アドレス変換回
路、２１．２’２は加算回路、２３は比較回路、２４．
２５はアンド回路、２６はオア回路、３０は垂直アドレ
ス変換回路、３１．３２は加算回路、３３は比較回路、
３４．３５はアンド回路、３６はオア回路、４１．４２
は加算回路、４３はデコーダ、５０は両方向性選択回路
で第１図 第２図 第３図 □本平了ドしス 第４図 第１３図 第１４図

Claims (1)

【特許請求の範囲】
1. 多次元情報を記憶し、そのうち任意の小画面の各画素を
   並列、かつ、ランダムにアクセスできるように多次元的
   に配列したメモリバンクと、前記小画面の位置を指定す
   るアドレス信号入力を変換して前記各メモリバンクに与
   えるアドレス変換回路と、前記各メモリバンクの記憶内
   容と小画面の各画素を対応するように切換える選択回路
   とからなることを特徴とする小画面の並列アクセスが可
   能な多次元情報記憶装置。