JPH0222395B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はブラウン管表示装置（以下CRTと
略記する）に表示するドツトパターンを、その表
示面における配列に対応するアドレス位置に記憶
するパターンメモリ（イメジメモリ）に関するも
のであり、更に詳細に言えば表示面のドツトパタ
ーンを拡大又は縮小する場合のイメージメモリの
処理に関するものである。

〔従来技術〕

第１図はCRT上に縮小表示を行う従来の方法
を示すブロツク図であつて、図において１はイメ
ージメモリ（第１のイメージメモリという）であ
る。

以下、説明を簡単にするため、CRTには白黒
の表示が行われ、表示面上の１画素（１ドツト）
に対応して１ドツトのメモリが設けられ、当該メ
モリの論理「１」、「０」に対し、対応する画素が
「黒」、「白」で表示されるとする。またイメージ
メモリ１は水平方向（以下Ｘ方向とする）にＭ×
ｎビツト、垂直方向（以下Ｙ方向とする）にＮ×
ｎビツトが配列されているとする。ここにＭ，
Ｎ，ｎはそれぞれ整数である。また、第１図のイ
メージメモリ１の枠内に斜線を施した部分が論理
「１」のビツト、其他は論理「０」のビツトであ
るとすると、このイメージメモリ１をそのまま読
出してCRTに表示すると、イメージメモリ１の
枠内の斜線部分に相似する文字が表示される。第
１図に示す回路はCRT上に１／ｎに縮小して表
示するため１／ｎに縮小したイメージメモリを作
成する回路である。

１ａ，１ｃはＸ方向アドレスレジスタ、１ｂ，
１ｄはＹ方向アドレスレジスタ、２は処理回路、
３は１／ｎ（図に示す例ではｎ＝４）に縮小した
場合のイメージメモリ、３ａはＸ方向アドレスレ
ジスタ、３ｂはＹ方向アドレスレジスタ、４は制
御器、５は書込みアドレスカウンタ、６は読出し
アドレスカウンタである。またｗは書込み制御信
号を示す。

イメージメモリ１をそれぞれｎ×ｎビツトから
構成されるメモリブロツクがＸ方向にＭブロツ
ク、Ｙ方向にＮブロツク配列されているとし、ｉ
（０，１，２，…ｉ，…Ｍ−１）をＸ方向ブロツ
クアドレス、ｊ（０，１，２，…ｊ，…Ｎ−１）
をＹ方向ブロツクアドレスとする。イメージメモ
リ１の１ブロツクがイメージメモリ３の１ビツト
に対応するので、（ｉ，ｊ）はイメージメモリ３
の所望のビツトにアクセスするためのアドレスと
なる。

したがつて、書込みアドレスカウンタ５がアド
レス（ｉ，ｊ）を出力するとき、これがブロツク
アドレスとしてイメージメモリ１に与えられ、イ
メージメモリ１の中の（ｉ，ｊ）ブロツクが選ば
れる。１つのブロツクの中にはｎ×ｎビツトのメ
モリが存在するので、ｎ＝４とすると読出しアド
レスカウンタは（00，01，02，03，10，11，12，
13，20，21，22，23，30，31，32，33）の16種類
のアドレスを順次出力し、（ｉ，ｊ）ブロツク中
の16個（一般的にはｎ×ｎ個）のデータが読出さ
れ処理回路２に１時記憶される。処理回路２にた
とえば多数決論理で１ブロツク中の16ビツトのう
ち８ビツト以上が論理「１」であれば論理「１」
を出力しそれ以外は論理「０」を出力する。処理
回路２からの出力がイメージメモリ３へ入力され
ている時点で制御器４は書込み制御信号ｗを出力
して処理回路２の出力をイメージメモリ３のアド
レス（ｉ，ｊ）位置へ書込み、この書込みが終る
と書込みアドレスカウンタ５はアドレス（ｉ＋
１，ｊ）を出力し、イメージメモリ１の（ｉ＋
１，ｊ）ブロツクの16個のビツトの多数決論理が
イメージメモリ３のアドレス（ｉ＋１，ｊ）位置
のビツトに書込まれる。このようにして、イメー
ジメモリ１を1/4×1/4（一般的には１／ｎ×１／
ｎ）に縮小したイメージメモリ３が作成される。

イメージメモリ３を読出してCRT表に表示す
ると1/4×1/4に縮尺した画像表示が得られる。

従来の装置は以上のように動作するので、イメ
ージメモリ３の１ビツトの書込を行うために、イ
メージメモリ１からｎ×ｎビツトの読出しを行わ
ねばならず、かつ、この読出したｎ×ｎビツトに
ついて、たとえば、多数決処理を行わねばならぬ
ので、処理時間を多く必要とするという欠点があ
つた。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除
去するためになされたもので、この発明ではMn
×Nnビツトの記憶容量を有するイメージメモリ
をｎ×ｎビツトの４角形のイメージブロツクのＭ
列Ｎ行の配列と見做してそれぞれブロツクアドレ
ス（ｉ，ｊ）を附し、各ブロツクにブロツク内ア
ドレス（Ｘ方向は０，１，…ｎ−１，Ｙ方向は
０，１，…ｎ−１であつてｎ＝４のとき（00）、
（01）、（02）、（03）、（10）、（11）、（12）、（
13）、
（20）、（21）、（22）、（23）、（30）、（31）、（
32）、
（33）となる）を定め、各ブロツク中の同一ブロ
ツク内アドレスのビツトをまとめてブロツクアド
レス順に配列したイメージメモリをｎ×ｎグルー
プ構成して、もとのイメージメモリのデータをｎ
×ｎグループのイメージメモリに分散配置したイ
メージメモリを備えることにより縮小した画像表
示の為に必要な時間を短縮した。

〔発明の実施例〕

以下この発明の実施例を図面について説明す
る。第２図、第３図はこの発明のイメージメモリ
の構成方法を示す図で、第２図ａは第１図に示す
イメージメモリ１のMn×Nnビツトの配列をｎ×
ｎ（第２図に示す列ではｎ＝４であり、以下の説
明ではｎ＝４の場合について説明する）ビツトの
ブロツクのＭ×Ｎ個の配列と見做したときブロツ
クアドレス（ｉ，ｊ）、（ｉ＋１，ｊ）、（ｉ，ｊ＋
１）、（ｉ＋１，ｊ＋１）の４ブロツクを表したも
ので、図中点線で示す曲線Ａの第１図１に示す文
字の左上部の部分を表すものとし、第２図ａで斜
線を施した小さな４角形は論理「１」を記憶する
ビツトを表し、中空の４角形は論理「０」を記憶
するビツトを表す。

第２図ｂは４×４ビツトで構成される１ブロツ
クのブロツク内アドレスを示す図で、このブロツ
クがブロツクアドレス（ｉ，ｊ）のブロツクであ
るとすればブロツク内アドレス（０，０）、（０，
１）のビツトは論理「０」であり、其他のビツト
はすべて論理「１」であることが第２図ａからわ
かる。

第２図ａにその一部を示す第１図１のイメージ
メモリを第３図に示す要領で分散配置してＭ×Ｎ
ビツトの互に類似したパターンが配列されたメモ
リグループｎ×ｎ個を構成する。すなわち、第３
図において（０，０）、（０，１）、（０，２）、…
（１，０）、（１，１）、（１，２）…で示す４角形
がそれぞれメモリグループのグループアドレスを
示し、各グループ内にはＭ×Ｎビツトのメモリが
含まれ、グループ内アドレス（ｉ，ｊ）（ｉ＝０，
１，２，…ｉ，…Ｍ−１；ｊ＝０，１，２，…
ｊ，…Ｎ−１）位置のビツトにはもとのブロツク
アドレス（ｉ，ｊ）の４×４ビツトのうちのもと
のブロツク内アドレス（第２図ｂ）に対応するビ
ツトの論理がそれぞれのグループのグループ内ア
ドレス位置（ｉ，ｊ）に書込まれる。たとえば、
第２図ａのブロツクアドレス（ｉ，ｊ）、（ｉ＋
１，ｊ）に対応しグループアドレス（０，０）、
（０，１）、（０，２）、……（１，０）、（１，１）
、
（１，２）…のグループ内アドレス（ｉ，ｊ）、
（ｉ＋１，ｊ）のビツトは「01」、「01」、「11」…
「11」、「11」、「11」…のようになることは第２図
ａからわかる。

以上のような分散配列を行うと、第１図に示す
第１のイメージメモリ１の内容は第４図に示すイ
メージメモリ１００（第２イメージメモリとい
う）のようになる。第４図はこの発明の一実施例
を示すブロツク図で、第１図と同一符号は同一又
は相当部分を示し、１００はこの発明に用いるイ
メージメモリ、１００ａはＸ方向のグループ内ア
ドレスレジスタ、１００ｂはＹ方向のグループ内
アドレスレジスタ、１００ｃはＸ方向のグループ
アドレスレジスタ、１００ｄはＹ方向のグループ
アドレスレジスタを示し、７は制御回路、８はア
ドレス変換回路である。

Ｍ×Ｎビツトのイメージメモリ３へ、Mn×Nn
ビツトのイメージメモリ１００からその中の特定
のブロツクのデータを書込むにはアドレス変換回
路８からグループアドレスレジスタ１００ｃ，１
００ｄを経て特定のグループを指定し（なるべく
中央のグループを指定した方がよいことは第２
図、第３図に示すイメージメモリ１００の作成方
法から明らかであるが）書込みアドレスカウンタ
５の出力であるアドレス信号（ｉ，ｊ）をそのま
まアドレス変換回路８を介してグループ内アドレ
スレジスタ１００ａ，１００ｂに与えてイメージ
メモリ１００から読出したデータをイメージメモ
リ３のアドレス（ｉ，ｊ）位置に書込めばよい。

また、イメージメモリ１００の複数グループの
データを再配列してイメージメモリ３内に拡大し
たパターンメモリを作成することも容易である。

第５図は拡大表示の場合のイメージメモリの再
配列を示す図で、イメージメモリ１００の互に隣
接する４グループから右上方の1/4ずつのメモリ
内容を再配列して２倍に拡大したパターンを記憶
するイメージメモリ２００を作る場合を示し、イ
メージメモリ１００のグループアドレス（１，
１）、（１，２）、（２，１）、（２，２）の４グルー
プのうちの斜線を施した部分を読出しイメージメ
モリ２００に再配列している。

この場合、イメージメモリ２００に対する書込
みアドレスカウンタ５の出力（ｉ，ｊ）に対しｉ
が奇数の場合は１００ｃに１をｉが偶数の場合は
１００ｃに２をセツトし、ｊが奇数の場合には１
００ｄに１をセツトし、ｊが偶数の場合は１００
ｄに２をセツトして各グループを切換え、１００
ａには（Ｍ＋ｉ）／２、１００ｂにｊ／２を供給
するようアドレス変換回路８におけるアドレス変
換を行えばよい。

すなわち、いずれの場合においてもＭ×Ｎビツ
トのイメージメモリに書込むためにはＭ×Ｎビツ
トだけを読出せばよいので、第１図に示す場合の
ようにMn×Nnビツトを読出す必要がなく処理時
間を短縮することができる。

更にまた、第１図の場合はイメージメモリ３へ
の書込み速度はイメージメモリ１の読出し速度と
は異るのでCRTへの表示はイメージメモリ３を
介して行う必要があるが、第４図及び第５図の場
合イメージメモリ１００の読出し速度とイメージ
メモリ３，２００への書込み速度は同一となるの
で、イメージメモリ１００から読出したデータを
そのままCRTに表示することができる。

〔発明の効果〕

以上のようにこの発明によればCRT上の表示
の倍率の変換のための所要時間を短縮することが
でき、オペレータの待時間が短かくなるため作業
効率を向上することができる。

【図面の簡単な説明】

第１図は従来の方法を示すブロツク図、第２
図、第３図はこの発明のイメージメモリの構成方
法を示す図、第４図はこの発明の一実施例を示す
ブロツク図、第５図は拡大表示の場合のイメージ
メモリの再配列を示す説明図である。 １…第１のイメージメモリ、１００…第２のイ
メージメモリ、３，２００…表示用イメージメモ
リ、５…書込みアドレスカウンタ、７…制御回
路、８…アドレス変換回路。なお、各図中同一符
号は同一又は相当部分を示すものとする。

Claims (1)

1. 【特許請求の範囲】 １ ブラウン管表示装置に表示する画像の表示倍
   率を変換する表示倍率変換方法において、 上記ブラウン管表示装置に最大倍率で表示され
   る画像の各画素に対応する情報が当該画素のブラ
   ウン管表示面上の表示位置に対応するアドレス位
   置にそれぞれ格納される第１のイメージメモリ内
   の記憶素子の配列をＸ方向にMn個、Ｙ方向にNn
   個とするとき（但しＭ，Ｎ，ｎはそれぞれ整数）、
   Ｘ方向にｎ個、Ｙ方向にｎ個の記憶素子の配列を
   １ブロツクとし、上記第１のイメージメモリをＸ
   方向にＭブロツク、Ｙ方向にＮブロツクの配列と
   見做し、各ブロツク内の記憶素子にブロツク内ア
   ドレスを定め、ブロツクの配列に対してブロツク
   アドレスを定め、上記ブロツクアドレスごとにブ
   ロツク内アドレスが同一である１個の記憶素子の
   記憶内容を集めこれをブロツクアドレス順に配列
   することによつてＸ方向にＭ個、Ｙ方向にＮ個の
   記憶素子が配列された記憶素子のグループが上記
   ブロツク内アドレス順にｎ×ｎグループ配列され
   る第２のイメージメモリを作成する段階、 上記第２のイメージメモリの１グループの記憶
   内容を読出して上記ブラウン管表示装置に表示
   し、又は上記第２のイメージメモリの互に連続す
   る複数グループをＸ方向にｋ（但しｋはＭ又はＮ
   より小さな複数）グループ、Ｙ方向にｋグループ
   交互に読出して上記ブラウン管表示装置に表示す
   る段階を備えたことを特徴とする表示倍率変換方
   法。