JPS616751A - インターフエース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は相互接続バスに取付けて、該バスから情報信号
及びクロック信号を受信するための第１入力端子と、前
記情報信号を受信するためのレジスタ手段と、受信した
情報信号をユーザデバイスに出力するための出力手段と
を具えているスレーブタイプのインターフェース回路に
関するものである。

斯種の回路は１９８４年４月１１日公告の本願人の出願
に係る欧州特許第５１３３２号から既知であり、これに
記載されている回路はマスター又はスレーブとして特に
アドレス可能なステーション形態のものであり、しかも
斯かる回路は二線式直列タイプのバス系に用いられる。

上述したような回路は商業よ１２Ｃ装置として広められ
ており、この装置は簡単な構成の多数のステーション間
にて制御データを通信するのに良く用いられている。な
お斯様なステーションは、テレビジョン受像機、ビデオ
レコーダ及び高品位オーディオ信号記録用の光学的再生
記録ディスクをプレイするための「コンパクト　ディス
ク」方式用のプレーヤの如きコンシューマ装置における
プログラマブル　サブシステムとすることができる。

しかし、本発明はこれらの用途での使用に限定されるも
のでなく、また、特定のＩ２Ｃプロトコルに制限される
こともない。

発明の概要 種々のサブシステムや、これらのサブシステムに取付け
られる集積回路又はボードに対してそれぞれインターフ
ェースを設けるには大規模な開発努力を要する。既存の
回路は直接的に制御されるものであり、即ち、それらの
回路はバス方式から既知の慣例の方法でアドレスできる
のではなくて、専用の相互接続回線を経て伝送される制
御信号を受信するものである。斯様なバスからアドレス
指定するのに有利な新規な回路が開発されており、これ
らの回路は例えばマイクロプロセッサのようなマスター
ステーションに対スルスレーブステーションとして選択
的に制御されるものである。これがため、新規に開発さ
れた回路は斯様なバスインターフェースを有することに
なる。これらの新規の回路は性能を非常に高めることが
でき、また（例えば集積化レベルを向上させることがで
きることからして）コストを著しく低減することができ
るも、前述した専用回線では制御する従来構成のちのに
は使用できないと云う問題がある。そこで、本発明は回
路を慣例のもの及びバス編成方式の双方に使用できるよ
うに開発しさえすれば用途も広まり、しかも経済的尺度
からしても一層廉価となると云う認識に基づいて成した
ものである。

本発明の目的は外部電気結線の数を増やすことなく、し
かもバスインターフェース及び直接制御用インターフェ
ースのいずれのタイプにも使用できるように簡単にプロ
グラムすることのできる上述した２タイプの機能を有す
るインターフェース回路を提供することにある。

本発明は相互接続バスに取付けて、該バスから情報信号
及びクロック信号を受信するだめの第１入力端子を有し
ており、前記情報信号を受信するためのレジスタ手段と
、該レジスタ手段に接続することができ、該レジスタ手
段から選択情報信号を受信すると共これらの信号を記憶
するだめのメモリ手段と、該メモリ手段に接続すること
ができ、前記選択情報信号の制御下で複数個のスイッチ
制御信号を並列に出力させるための出力手段とを具えて
いるスレーブタイプのインターフェース回路がさらにニ ー予定した指定アドレスを永久に受信するための複数個
のアドレス入力端子と； 一前記アドレス入力端子に接続されて、前記アドレスが
第１作動状態に対応するのか、或いは第２作動状態に対
応するのかを識別すると共に、制御選択信号を出力する
ためのファンクションデコーダと； 一前記制御選択信号を受信するための第２入力端子を有
してふり、前記第１入力端子にて受信される信号を第１
出力端子又は第２出力端子に選択的に経路指定する選択
ロジックにあって、前記第１状態には前記第１出力端子
を前記レジスタ手段に接続して、インターフェース回路
をアドレス指定するためのアドレス要素及び前記メモリ
手段に選択的に転送すべきデータ要素を前記レジスタ手
段に転送せしめうるようにするための選択ロジックと； 一前記メモリ手段に接続される第３入力端子と、前記第
２出力端子に接続され、前記第２状態にて前記第１入力
端子に到来する信号を制御信号として直接受信する第４
入力端子と、前記出力手段に相当する複数個の出力端子
を有している制御デコーダと； 一前記メモリ手段の出力端子に接続される第５入力端子
と、前記制御選択信号を受信するための第６入力端子と
、前記制御デコーダに接続され、前記第１状態では前記
メモリ手段から前記選択情報信号を前記制御デコーダに
伝送するも、前記第２状態では前記選択情報信号の制御
デコーダへの伝送を禁止させるための第３出力端子とを
有しているブロッキング回路； とを具えるようにしたことを特徴とするインターフェー
ス回路にある。

本発明による回路は、インターフェース回路゛ＯＦＦ”
信号と称される論理信号がある場合に、第１デコーダの
出力端子にて得られる論理信号をスイッチの方に伝送す
るのを禁止する第２論理ゲートアレイによって不作動に
させることができる。

本発明による回路はパルス発生器によって初期設定する
ことができ、このパルス発生器はインターフェース回路
を作動させる際にメモリ及びレジスタの少なくとも一部
を初期設定するパルスを発生する。

本発明の好適な実施に当っては、前記レジスタ手段をシ
フトレジスタとし、該レジスタの一連の入力端子にてバ
スからのサイクル形態の論理情報要素を受信し、これら
の各サイクルには情報エレメントから成る少なくとも１
つのシーケンスを与えるようにすると共に前記各サイク
ルをバスクロツタ信号によって同期させ、かつ前記シフ
トレジスタがその最終段の出力端子に、前記クロック信
号によってクロックされる第１制御のフリップ−フロッ
プの入力端子に供給するシーケンス終了肯定応答信号を
発生し、前記第１制御フリップ−フロップの出力がポイ
ンタと称される第２制御のフリップ−フロップ（ＰＮＴ
）をクロックし、該ポインタフリップ−フロップの反転
出力端子を該ポインタフリップ−フロップの入力端子に
帰還させるべく結合させ、第１フリップ−フロップの出
力端子及びポインタフリップ−フロップの出力端子に現
われる論理レベルが“１”の信号によって前記レジスタ
手段の第１フリップ−フロリップを状態“１　”にセッ
トし、かつ前記レジスタ手段の他のすべてのフリップ−
フロリップをゼロにリセットすることにより前記レジス
タ手段を初期設定せしめ、前記インターフェース回路に
は論理比較器を組込み、アドレスシーケンスが前記指定
アドレスに対応する場合に、該アドレスシーケンスの所
定部分にて前記論理比較器がバスによって与えられる連
続論理情報を識別し、かつ前記論理比較器が識別論理信
号を発生するようにし、前記インターフェース回路には
前記識別信号を記憶する回路を組込むと共に、へＮＯゲ
ートも組込み、前記記憶識別信号並びに前記シーケンス
終了肯定応答信号、従って前記アドレスシーケンスにＭ
＜ｆ−９シーケンスの終了に対応する信号が存在する際
に、第１制御フリップ−フロップ及びポインタフリップ
−フロップの出力が論理状態“１”になると、前記ＡＮ
Ｄゲートがレジスタ手段からのデータをメモリ手段にロ
ードさせるようにして、インターフェース回路が第１状
態ではバスと共に作動するようにする。

本発明の他の好適例では、第１制御フリップ−フロップ
の出力が状態“１″となり、かつポインタフリップ−フ
ロップの出力が状態゛０″となる際に、前記レジスタ手
段の第１フリップ−フロップの状態を“１″にセットし
、かつ前記レジスタ手段の他のフリップ−フロップを状
態“０″にリセットすることによりアドレスシーケンス
とデータン−ケンスとの間にして前記レジスタ手段を初
期設定せしめるようにする。

さらに本発明の好適な実施に当っては、情報とクロック
信号との論理関係を用いてバスによって供給される情報
サイクルに関連する開始及び停止情報を前述した欧州特
許に記載されている処置に従ってバスが供給するように
する。

本発明の他の好適な実施に当っては、第３及び第４制御
フリップ−フロップを設け、前記第１状態にはこれらの
フリップ−フロップの入力端子にてクロック信号を受信
すると共に、一方のフリップ−フロップを情報信号によ
ってタイミングをとり、他方のフリップ−フロップを情
報信号の反転信号によってタイミングをとって、前記サ
イクルの開始時点に対応するクロック信号と情報信号と
の第１タイプの一致によって前記第３フリップ−フロッ
プの出力を状態“１”にセットし、かつ前記サイクルの
終了時点に対応するクロック信号と情報信号との第２ク
イブの一致によって前記第４フリップ−フロップの出力
を状態“１”にセットし、前記第３フリップ−フロップ
を反転クロック信号によってゼロにリセットし、第４フ
リップ−フロップを第３フリップ−フロップの出力によ
ってゼロにリセットし、第４フリップ−フロップが論理
状態“１”にある際に該第４フリップ−フロップの出力
が前記レジスタ手段の第１フリップ−フロップの状態を
“１″にセットし、他のフリップ−フロップの状態をゼ
ロにリセットするようにする。

第４フリップ−フロップは、アドレスシーケンスの後に
識別信号が何等記憶されなかった場合に論理“１”状態
にセットし得るようにするのが有利である。そのように
するために本発明によるインターフェース回路では、記
憶識別信号が論理゛０”状態にあり、かつ第１フリップ
−フロップの出力が論理“ｌ”状態にある場合に第４フ
リップ−フロップの出力を論理“１”状態にセットし、
従ってこれによりレジスタを初期設定せしめるようにす
る。

第４フリップ−フロップの出力も同様に、種々の方法、
特にパルス発生器により発生されるパルスが存在する場
合、又は第１及び第２フリップ−フロップの出力と、ク
ロック信号とが共に論理値°“１”レベル（サイクルの
終了）にある際に論理Ｎ　Ｉ　ＩＩ状態にセットするこ
とができる。

さらに本発明の好適例によれば、前記識別信号を記憶さ
せるための回路を２個互いに交差結合させたＮＡＮＤゲ
ートで構成し、前記ポインタフリップ−フロップの出力
が０”となり、しかもクロック信号が論理値“１”とな
る際に前記ＮＡＮＤゲートの内の一方のＮＡＮＡゲート
が反転識別信号を受信し、他方のＮＡＮ＾ゲートが第３
及び第４フリップ−フロップの反転出力の論理積信号を
受信して、各サイクル毎に識別信号を記憶させることの
できるようにする。

アドレスシーケンスに続くデータシーケンスの肯定応答
のためにバスと交信する目的のために、クロック信号に
よってタイミングがとられる肯定応答（受諾）フリップ
−フロップを設け、該フリップ−フロップの入力端子に
てシーケンス終了肯定応答信号と記憶識別信号との論理
積信号を受信すると共に、前記フリップ−フロップの出
力端子に、バスへ向けて肯定応答信号を発生されるよう
にするのが有利である。斯かる肯定応答フリップ−フロ
ップは前記パルスによってゼロにリセットさせることも
できる。前記パルスは第１制御フリップ−フロップをゼ
ロ状態にリセットし、かつ第４フリップ−フロップを“
１”状態にセットする作用もする。

二線式直列バスに適するようにするために、本発明イン
ターフェース回路のさらに他の例によれば、前記第１状
態にて、情報信号及びクロック信号を伝送するバスに接
続し得る２個の論理入力端子を設け、メモリ手段が複数
個のメモリフリップ−フロップを具え、選択ロジックの
第１論理ゲートアレイが第３及び第４　ＮＡＮＤゲート
を具え、これら第３及び第４　ＮＡＮＤゲートの各一方
の入力端子を第１及び第２メモリフリップ−フロップの
出力端子にそれぞれ接続し、前記第３及び第４　ＮＡＮ
Ａゲートの各他方の入力端子は、回路の第１状態では論
理レベル゛１”となり、回路の第２状態では論理レベル
“０″′となる信号をファンクンヨンデコーダから受信
するようにし、前記第３及び第４　ＮＡＮＤゲートの出
力を第５及び第６　ＮＡＮＤゲートの各一方の入力端子
にそれぞれ接続し、前記第５及び第６ＮＡＮＤゲートの
出力を制御デコーダに接続し、前記第５及び第６　ＮＡ
ＮＤゲートの他方の入力端子には第８及び第９　ＮＡＮ
Ｄゲートの出力端子を接続し、前記第８及び第９　ＮＡ
ＮＤゲートは回路が第２状態にある場合に論理入力端子
にて得られる信号を使用し得るようにする。

好適例の説明 以下図面につき本発明を説明する。

第１図は本発明による装置の全体図であり、こコニイン
ターフェース回路はアドレソンング入力端子Ｓ。、Ｓｌ
及びＳ２を具えており、これらの各入力端子は例えば回
路の電源電圧のような所定電位か、又は大地のいずれか
に接続して、３ビツトのアドレス八。＋　ＡＩ及び八、
を発生させるようにすることができる。このようなアド
レスはマルチステートロジック及びデコーダによって発
生させることもできる。

指定アドレス＾。＋　ＡＩ又はＡ２をファンクンヨンデ
コーダＦＤ［ＥＣの入力端子に供給すると、このデコー
ダの出力端子には作動状態信号Ｃ８が発生ずる。この信
号Ｃ３の発生は、関連する回路を意図的に作動させるこ
とによって予じめ決定される。例えば、上記信号Ｃ８の
発生処置は予じめ適当にプログラムして、１つのアドレ
ス（例えば１１１）を除くずべてのアドレスが、バスと
インターフェース回路とのオンライン（第１）状態にお
ける斯かるインターフェース回路の作動に対応し、残り
のアドレス（例えば１１１）が所謂オフライン（第２）
状態におけるインターフェース回路の作動に対応するよ
うにして、所定の入力端子に現われる制御信号がバスの
プロトコルに無関係に作動するようにすることができる
。斯様な第２状態は１つ以上の指定アドレス値によって
選択することもでき、この場合各アドレス値は第２状態
のぞれぞれ異なるサブ状態を制御する。所要に応じ、ア
ドレスビット数は増減させることができる。

上記信号Ｃ８は選択ロジックＳＢＬに供給し、このロジ
ックＳＢＬには入力端子し、及びし、からの信号ＳＯ八
及びＳＣＬも供給する。

指定アドレスＡ。、Ａ３．八、がバスとインターフェー
ス回路とのオンライン作動に対応するものである場合に
は、入力端子し、及びＬ２に供給される信号は情報信号
ＳＤＡ及びクロック信号ＳＣＬに相当する。

選択ロジックＳＢＬは信号ＳＤＡ及びＳＣＬをバスレシ
ーバＲＢ［ＩＳＯ方へと向け、このパスレシーバはＷに
、バスから受信したコード化アドレスが指定アドレスＡ
。、Ａ１．Ａ２に対応するか、否かをチェックする。

上記チェックの結果が正しく、従って他の論理演算をす
ることができる場合には、パスレシーバＲＢｕｓが肯定
応答信号式ＣＫをバスに伝送すると共に、バスから受信
されるデータのメモＩＪ　Ｍへのローディングをローデ
ィング信号ＬＤＡによって制御する。メモＩＪ　Ｍはス
イッチングデコーダＣＤＥＣを介して一連のスイッチＣ
ＯＭを制御する。なお、これらの一連のスイッチについ
ての説明は省略する前記チェックの結果が正しくなく、
即ちバスからのコード化アドレスが指定アドレスＡ。、
　Ａ、、Ａ２に対応しない場合には、バスへの他の端子
が指定されて、パスレシーバＲＢｕｓが不作動となり、
従ってメモリへのデータのローディングが不可能となる
ものとする。

指定アドレスＡ。、ＡＩ又はＡ２がオンライン作動に対
応するものである場合には、入力端子し、及びＬ２に供
給される信号を制御信号とし、これらの制御信号を選択
ブロックＳＢＬによってスイッチングデコーダＣＤ巳Ｃ
に直接供給する。従って、入力端子し。

及びし。は２つの異なる機能に用いられる。これにより
、一般に集積回路で形成する単一のインターフェース回
路でも、アドレスＡ。＋　ＡＩ＋　Ａ２を単に指定する
だけで市販されているコンシューマ（消費者）装置のあ
らゆる用途に適応させることができる。最高レベルの消
費者装置はバス及び他のものヲ介シテマイクロプロセッ
サにより直接制御される。

作動状態論理信号Ｃ８はブロッキング回路ＢＣにも供給
し、指定アドレスＡ。、　ＡＩ　又はＡ２がオフライン
作動に対応するものである場合に、斯かるブロッキング
回路ＢＣによってメモリＭからスイッチングコーダＣＤ
εＣへのデータの転送を阻止する。

第２図は第１図のバスレシーバＲＢｔｌＳの一例を示す
ブロック線図であり、これはパスロジックＢＩＩＳＬ。

レジスタＲＥＧ及びアドレスシーケンス識別回路ＡＩＣ
を内蔵している。

レジスタ！−ＲＢＧは複数サイクルで編成される情報信
号ＳＤＡをバスから受信し、各サイクルにはアドレスシ
ーケンス及びデータシーケンスが与えられ、上記レジス
タはクロック信号ＳＣＬ　も受信する。回路ＡＩＣはレ
ジスタＲＢＧからの信号及び指定アドレス八。、　Ａ、
　、　Ａ２を受信する。この回路はバスから受信される
アドレスと、指定アドレス八。、八、　。

Ａ２との一致をチェックする。さらに斯かる回路ＡＩＣ
は一定値のフラグの存在もチェックし、このフラグはア
ドレスシーケンスで伝送されて、伝送誤りを検出するも
のである。回路ＡＩＣは照合信号ＤＶＡをバスロジック
ＢＩＩＳＬに伝送する。

バスロジックＢＩＩＳＬも情報信号ＳＤＡ及び主として
各サイクルの開始と終了時点を認識するためのクロック
信号ＳＣＬを受信する。バスロジックは成るシーケンス
のビットがすべて受信された際に、レジスタＲＥＧから
シーケンス終了肯定応答信号へＣＮも受信する。バスロ
ジックＢＩＩＳＬはつぎのような信号を発生する。即ち
、 ａ）　アドレスが認められず、不在の場合に各シーケン
スの開始時にレジスタＲＥＧをゼロにリセットするため
の信号Ｒ３Ｔ１゜ ｂ）　成るシーケンスの受理を確認し、かつつぎのシー
ケンスの伝送を許容するためにバス（入力端子シ７）に
供給する肯定応答信号ＡＣＫ。

Ｃ）　レジスタＲＢＧからのデータをメモリＭにロード
すべき命令を下す信号ＬＤＡ　０ 回路に電源を接続した際にはパルス発生器ＰＧがハスロ
ジックＢＵＳＬ、レジスクＲＥＧ及びメモリＭに対する
初期設定パルスＰＯＮを発生するようにするのが好適で
ある。

第３図は選択ロジックＳＢＬ　、メモリＭおよび幾つか
の関連するサブシステムの一例を示したものである。メ
モリＭは８個のＤ−形フリップーフロップＭ。−Ｍ７か
ら成り、ブロッキング回路Ｂｔｕ　は８個のＡＮＤ／Ｎ
ＡＮＤゲート８０〜８７から成り、選択ロジックＳＢＬ
　は４個のＮＡＮＯゲート７２，７８．８８及び８９と
、２個のＡＮＤゲート２８及び５８とから成る。ファン
クンヨンデコーダＦＤＥＣはへＮＤゲート７９で構成す
る。

制御デコーダＣＤＥＣはフリップ−フロップＭ、　、　
Ｍ２によって供給されるサブデコーダＣＤＥＣ１を具え
ている。さらに、フリップ−フロップＭ３・・・Ｍ７か
らの直接相互接続線もある。スイッチングブロックＣＯ
Ｍは９個の制御スイッチ１．・・・］９で構成する。各
フリップ−フロップＭ。−Ｍ７の入力端子りはレジスタ
ＲＩＥＧからの各出力ＱＲｏ〜ＱＲ’＋を受信する。

第４図に示すように、レジスタＲＥＧは情報信号ＳＤＡ
を直列に受信するフリップ−フロップＲ８−Ｒ７を内蔵
しているシフトレジスタによって形成することができる
。各フリップ−フロップＭ。−Ｍ７のクロック入力端子
ＣＫは、データをメモリにロードさせる信号の反転信号
口を受信する。この信号面の負に向う縁部は上記クロッ
ク入力端子ＣＫを作動させる。さらぢ、フリップ−フロ
ップＫ）。〜Ｍ７の各リセット入力端子Ｒは初期設定パ
ルスＰＯＮを受信する。オフライン作動を制御すること
になるアドレス（ここでは独断的に八。”ＡＩ”Ａ２”
１とする）はへＮＯゲート７９によって検出され、この
ＡＮＤゲートは作動状態信号Ｃ８を発生し、この信号Ｃ
８はアドレスが１１１　となる場合にだけ“１”信号と
なり、他の場合はパ０″′信号となる。

選択ロジックＳＢＬでの選択作用はつぎのようにして行
われる。即ち、 インパーク７０ａによって反転された信号面はＡＮＤゲ
ート５８及び２８に供給され、これらのＡＮＤゲートの
他方の入力端子はそれぞれ信号ＳＣＬ及びＳＤＡ受信す
る。７つの指定アドレスが第１状態に対応する場合には
、ゲート５８および２８が信号ＳＣＬ及びＳＤＡを通過
させる。反転信号面はＡＮＤゲート８３〜８７及びＮＡ
ＮＤゲート８０〜８２にも供給する。ゲート８０〜８７
の他方の各入力端子はフリップ−フロップＭ。−Ｍ７の
各出力端子Ｑからの信号をそれぞれ受信する。

７つの指定アドレスが第１状態に対応する場合に、ゲー
ト８０〜８７はフリップ−フロップＭ。−Ｍ７における
メモリ情報をそれらゲート８０〜８７の出力端子に伝送
せしめる。ＮＡＮＯゲート８１及び８２の出力端子は２
個のＮＡＮＯゲート８８及び８９の各一方の入力端子に
接続し、ＮＡＮＯゲート８８及び８９の他方の入力端子
は２個のＮＡＮＯゲート７８及び７２の各出力端子にそ
れぞれ接続する。ＮＡＮＯゲート７８は、その一方の入
力端子にて信号ＳＣＬを受信し、他方の入力端子にて信
号Ｃ８を受信する。信号Ｃ８はＮＡＮＯゲニト７２の一
方の入力端子にも供給され、このＮＡＮＤゲート７２の
他方の入力端子は信号ＳＤＡを受信する。

Ｃ５＝Ｏ＜第１状態）の場合、ゲート７２及び７８の出
力は“１″１″あり、この場合にはゲート８１及び８２
の出力端子からの情報がサブデコーダＣＤＥＣ１へと供
給される。

Ｃ３＝１　（第２状態）の場合には、ゲート２８及び５
８が非導通状態にあり、ゲート７２及び７８は論理信号
ＳＣＬ及びＳＤＡを通過させる。ゲート８１及び８２が
らの論理値”　１　”信号によって論理信号ＳＣＬ及び
ＳＤＡはゲート８８及び８９を経て通過し、デコーダＣ
ＤＢＣ１に直接供給されるようになる。

９個の制御スイッチ１１〜Ｉ９は９個のＡＮＤゲート１
０１〜１０９の出力を受信し、これらのＡＮＤゲートの
一方の入力端子はＮＡＮＤゲート９０がらの出力を受信
する。ＡＮＤゲート１０１〜１０４の他方の入力端子は
デコーダＣＤｌＥＣ１からの出力を受信し、ＡＮＤゲー
ト１０５〜１０９の他方の入力端子はゲート８３〜８７
の出力をそれぞれ受信する。

ＮＡＮＤゲート９０の出力が’ｌ”の場合（通常の場合
にはＯＦＦ・０）には、ゲート１０１〜１０９がスイッ
チＩ。

〜Ｉ９の作動を許可する。第１状態にはフリップ−フロ
ップＭ１〜Ｍ７がスイッチ１１〜Ｉ９を制御し、第２状
態にはデコーダＣＤＥＣ１に直接供給される論理レベ／
’信号ＳＣＬ及びＳ［ｌＡがスイッチ■１・・・Ｉ４を
制御し、例えば一度にそれらのスイッチの１つを閉成せ
しめる制御を行なう。別の用途では、信号ＳＣＬ及びＳ
ＤＡを多価信号とし、これらの信号をレベル弁別器によ
って二進制御信号に変換することができる。

さらに他の用途によっては、信号ＳＤ＾及びＳＣＬをア
ナログ値を有するものとすることができる。フリップ−
フロップＭ。はコマンドＯＦＦに対して許可状態り。を
記憶する。ＮＡＮＤゲート８０の出力はＮＡＮＤゲート
９０の一方の入力端子に供給され、ＮＡＤ＾ゲート９０
の他方の入力端子はコマンドＯＦＦを受信する。

Ω（Ｍ０）判の場合には、ゲート８０の出力が”　１　
”　レベルとなり、これによりコマンドＯＦＦがゲート
９０を経て伝送される。この場合、ゲー１０１〜１０９
の出力は０″　レベルにあり、スイッチ１１〜Ｉ９の作
動を禁止させる。

Ｃ３＝０　（第１状態）の場合には、ゲート８０からの
出力がＱ（Ｍｏ）によって選択的に制御される。Ｃ３＝
１（第２状態）の場合には、コマンド’ＯＦＦ”が常に
伝送される。

レジスタＲＥＧは９個のＤ−形フリップーフロップＲ８
・・・Ｒ８から成るシフトレジスタであり、これらのフ
リップ−フロップは、それらのクロック入力端子ＣＫに
供給される信号■の負に向う縁部でロードされる。各サ
イクルの開始前にフリップ−フロップＲ６はＮＡＮＯゲ
ート６３からの初期設定信号Ｒ３Ｔ　１によって“１″
′状態にセットされ（入力ｓ）、かつフリップ−フロッ
プＲ１〜Ｒ８はゼロにリセットされる。これは第５ａ図
に示した代表的なサイクルの開始ビットＳＴＡに対応す
る。シフトジスタはアドレスシーケンスＡのすべてのビ
ットを受信する。

このシーケンスは初期設定の時点にフリップ−フロップ
Ｒ８に導入された論理値パ１″′がフリップーフロッゾ
Ｒ８に到達する際に正確に位置付けられる。

この場合、フリップ−フロップＲ７・・・Ｒ１には、ビ
、ノドへ、・・・八。が記憶される。ビットＷは依然０
のままである。アドレスシーケンスのヒ゛ットへ２．Ａ
１　及びＡ。は３個の排他的ＮＯＲゲート１０　、１１
．１２によって指定アドレスの対応するビットとビット
毎に比較される。受信したアドレスシーケンスのアドレ
ス八。、へ１．八２（ＱＲＩ　、　　ＯＲ２、ＯＲ３）
が指定アドレスと同一である場合には、各ゲート１０　
、　ｊｌ及び１２がその各出力端子から論理値ＩＩ　Ｉ
　Ｉ＋を供給する。

第４図に示した例では、ピッ）Ａ６．　Ａ５．’　Ａ、
及びＡ３が１００の値を有する識別信号を形成するもの
とも仮定した。従って、アドレスシーケンスはマルチ入
力ＡＮＤゲート１５によって完全に識別され、斯かるへ
ＮＤゲート１５は出力Ｑ（Ｒ７）　、　Ｑ（Ｒ，）　、
反転出力Ｐ（Ｒ５）　、　Ｐ＜ＲＢ）ゲート１Ｇ　、１
１　、１２からの出力及び好ましくはＰ（ＲＱ）　　も
受信する。このようにして識別信号ＤＶＡを発生させる
。従って、ゲート１０゜１１　、．１２及び１５はアド
レスシーケンス識別回路ＡＩＣ’を形成する。フリップ
−フロップＲ８の出力Ω（Ｒ８）はシーケンス終了肯定
応答信号ＡＣＮを発生する。

アドレス＾。に続く信号Ｗは常に０とする。上述したよ
うな方法では、アドレスＡ。・・・Ａ２に対して８通り
の異なる組合わせがある。その内の少なくとも１つは常
にオフライン状態を制御するものである。

他のものはいずれも実際の回路のアドレスに相当すべく
プログラムしく尋るものとする。従って、同じ機構タイ
プの７つの回路まではオンライン状態にて個々にアドレ
スすることができる。他のタイプの回路との相違はアド
レスビットＡ３・・・Ａ６に起因している。

第４図に一点鎖線にて囲んだ下側部分はバスロジックＢ
ＵＳＬを形成する。これはフリップ−フロップＲ８の出
力端子Ｑからの信号ＡＣＮを入力端子りにて受信すると
共にクロック入力端子ＣＫにてクロック信号ＳＣＬを受
信する第１制御フリップ−フロップＤＣＩ　と、第２制
御又はポインタフリップ−フロップＰＮＴ　とを具えて
おり、ポインタフリップ−フロップＰＮＴの反転出力端
子Ｐは、そのフリップ−フロップの入力端子りにループ
させ、クロック入力端子ＣＫはフリップ−フロップＤＣ
Ｉ　の出力端子Ｑに接続する。ポインタフリップ−フロ
ーツブＰＮＴ　はアドレス又はデータのいずれが目下サ
イクル内で受信されているのかを指示する。

第３制御フリップ−フロップＳＴＲ及び第４制御フリッ
プ−フロップＳＴＰはサイクルの開始及び終了時点を制
御する。バスはクロック信号ＳＣＬがレベル“１″にあ
る際における信号ＳＤＡのレベル゛ｌ″からレベル“０
″′への転換部によってサイクルの開始時点を指示しく
第５ｂ図参照）、かつクロック信号ＳＣＬがレベル“１
”にある際における信号ＳＤ＾のレベル゛０″からし′
ベル”ｌ”への転換部によってサイクルの終了時点を指
示する。その他の時点では、クロック信号Ｓ、ＣＬが論
理値”　Ｏ”　レベルにある際に信号ＳＤＡの連続情報
ビット間のレベル転換が起る。第４フリップ−フロップ
ＳＴＰは回路がバスに関連して作動状態にあるのか、不
作動状態にあるのかを指示する。

第３フリップ−フロップＳＴＲは、その入力端子りにて
クロック信号ＳＣＬを受信すると共に、入力端子ＣＫに
供給される信号ＳＯ八によってクロックされて、サイク
ルの開始時点を検出するのに対し、第４フリップ−フロ
ップＳＴＰは入力端子りにてタロツク信号ＳＣＬを受信
すると共に、タイミング入力端子ＣＫにてインバータ２
８ａを介しての反転信号ＳＤＡを受信して、サイクルの
終了時点を検出する。

第３フリップ−フロップＳＴＲからの出力Ｑはポインタ
フリップ−フロップＰＮＴ及び第４フリップ−フロップ
ＳＴＰのリセット入力端子Ｒに供給する。

第３フリップ−フロップＳＴＲはインバータ６０からの
反転クロック信号蒋によってリセットされる。

ゲート１５によって発生される識別信号ＤＭＡは２個交
差結合させたＮＡ’Ｎ［］ゲートから成るフリップ−フ
ロップＩ（Ｓによって記憶させる。この記憶はＮＡＮＤ
ゲート６５１コよッテ承言忍され、かツＤＶへ＝１　、
　ＳＣＬ＝１　。

ＰＮＴＱ　（ポインタの出力＞＝０となる際に行なわれ
る。斯かる最終条件によって成るサイクルのデータシー
ケンス部における偶発的識別をいずれもなくすようにす
る。ＮＡＮＯゲート６７の第２入力端子はＡＮＤゲート
７０からの信号ＳＴＮを受信し、ＡＮＤゲードア０の入
力端子は制御フリップ−フロップＳＴＲ及びＳＴＰの各
反転出力端子Ｐに接続する。５ＴＮ＝１の間は瞬時的な
信号ＤＶＡはゲート６６の出力端子に信号ＡＤＣとして
留まる。信号ＳＴＮが状態”　ｏ　”　に戻ることによ
り斯かる記憶識別信号は消去される。フリップ−フロッ
プＲ８〜Ｒ０はＮＡＮＯゲート６３からの信号ＲＳＴ　
　１によって初期設定され、ゲート６３の一方の入力端
子はＡＮＤゲート　７０　（ＳＴＲＱ又は５ＴＰＱ＝　
１の際に初期設定される）からの出力信号ＳＴＮを受信
し、他方の入力端子はＮＡＮＤゲート４４からの信号Ｒ
３Ｔ２を受信する。ＮＡＮＤゲート４４は、その３つの
入力端子にてクロック信号ＳＣＬと、第１制御フリップ
−フロップＤＣ１からの出力Ｑと、ポインタフリップ−
フロップＰＮＴからの反転出力Ｐとを受信する。

フリップ−フロップＲａ−Ｒａは、フリップ−フロップ
ＳＴＰがアドレスシーケンスとデータシーケンスとの間
（ＩＩｓＴ　２　＞及びサイクルの開始時点（ＡＮＤゲ
ート７０）にも回路の不作動状態（ＳＴＰＰ）を記憶す
る際に初期設定される。

フリップ−フロップＲ８は、その出力端子Ｐに反転肯定
応答論理値信号ぶを発生し、この信号は受理した内容が
論理値パ０″′に相当することを意味する。フリップ−
フロップＲ３は信号ＳＣＬによってクロックされ、かつ
その入力端子りにてＡＮＤゲー１６からの出力を受信す
る。ＡＮＤゲー目６の一方の入力端子はシーケンス終了
肯定応答信号へ〇Ｎを受信し、他方の入力端子は記憶識
別信号へＤＣを受信する。

メモリフリップ−フロップＭ。−Ｍ７へのローディング
は、それらのフリップ−フロップのローディング許可入
力端子ＣＫに供給される負に向かう信号ｍによって行な
う。信号］はＮＡＮＯゲート３３から（辱られ、このＮ
へＮＤゲートの入力端子はシーケンス終了肯定応答信号
ＡＣＮと、記憶識別信号Ａ［ｌＣと、第１フリップ−フ
ロップＤＣＩ及びポインタフリップ−フロップＰＮＴの
両出力端子Ｑからの出力とを受信する。従って１．デー
タシーケンスの終了が検出されて、また、回路によって
指定されたものに相当するアドレスシーケンスが予じめ
識別されてからメモリフリップ−フロップＭ。−Ｍ７へ
のロープインクは許可される。

第４フリップ−フロップＳＴＰの状態は、４つの入力端
子を有しているＮＡＮＤゲート７１からの出力によって
状態”　ｌ　”にセットされる。ＮＡＮＤゲート７１の
第１入力端子は第４フリップ−フロップＳＴＰからの反
転出力Ｐ（この場合第４フリップ−フロップＳＴ、Ｐは
状態”　１　”に自己保持される）を受信し、第２入力
端子は反転信号ＰＯＮ　　（第４フリップ−フロップＳ
ＴＰを最初の電圧印加で状態“′１″にする）を受信す
る。ＮＡＮＤゲート７１の第３入力端子はＮＡＮＯゲー
ト６９からの出力を受信し、ＮＡＮＯゲート６９の人力
はＳＣＬ　と、第１制御フリップ−フロップＤＣＩから
の出力Ｑと、ポインタフリップ−フロップＰＮＴからの
出力Ｑとを受信し、斯かるＮＡＮＤゲート６９の出力は
バスに支障があってもサイクルの終了時には第４フリッ
プ−フロップＳＴＰを状態”　１　”にセットする。Ｎ
ＡＮＯゲート７１の第４入力端子はＮＡＮＤゲート６８
からの出力を受信し、このＮへＮＤゲート６８の入力は
第１制御フリップ−フロップＤＣＩからの出力Ｑと、Ｎ
ＡＮＤゲート６７の出力端子に得られるＡＤＣの反転信
号層であり、ＮＡＮＤゲート６８の出力は、アドレスシ
ーケンスの終了によって識別信号が発生されなかったり
、記憶されなかった場合でも第４フリップ−フロップの
状態を′１″にセットする。パルスＰＯＮは第１制御フ
リップ−フロップｏｃｌ及びフリップ−フロップＲ９を
リセット（入力端子Ｒ）する作用もする。

指定アドレスＡ。、Ａ２．Ａ２と外部的に受信されるア
ドレスとが一致する場合にバスによって与えられる情報
ササイクルでの回路の作動を第５ａ及び５ｂ図を参照し
て説明する。

開始条件ＳＴ＾はＳＣＬ＝　１の場合における５ＩＩＡ
の負に向う縁部とする。これは第３フリップ−フロップ
ＳＴＲによって検出され、このフリップーフロンプの出
力５ＴＲＱは状態“１′″にセットされるが、この際第
４フリツプーフロツプＳＴＰ及びポインタフリップ−フ
ロップＰＮＴ　はリセットされ、しかも５ＴＮ＝０及び
ＤＶＡ＝　０となるためにＡＤＣはゼロとなる。その瞬
時に第４フリップ−フロップＳＴＰの出力Ｐは”１”　
ｌｊ変化しく５ＴＰＱ＝　０　’）　、かッＲ３Ｔ　　
ｌ　ハ”０”　ｆ：変化する。その瞬時にフリップ−フ
ロップＲ８は先の初期設定により状態″１″′にあり、
フリップ−フロップＲ２〜Ｒ８は状態”　ｏ　”　にあ
る。第３フリップ−フロップＳＴＲからの出力Ｑは出発
クロックパルスＳＣＬの負に向う縁部によってゼロに戻
される。バスはフリップ、−フロップＲ８が初期設定の
瞬時にフリップ−フロップＲ８に記憶された論理値１１
１１１を受信して、８番目のクロックパルスの正に向う
縁部で八ＣＮ−１となるまでアドレスシーケンスＡを伝
送する。

この場合ビットＡ６・・・八。がフリップ−フロップＲ
７・・・Ｒ３にロードされ、かつＷ−０（規約による）
がＲ６にロードされる。バスによって伝送されるアドレ
スが回路によって指定されたアドレスに相当すると、へ
ＮＯゲート１５はＤＶ八−１を伝送し、これ（まポイン
タフリップ−フロップＰＮＴからの出力Ｐが８番目のク
ロックパルスＳＣＬから出発して“１”状態にあるから
、ゲート６５によって許可される。この際ＡＤＣは状態
”　１　”に変化する。つぎのクロックパルスでＤＶ’
Ａは再びパ０′″に変わるが、第３及び第４フリップ−
フロップＳＴＲ及びＳＴＰの出力Ｐはいずれもレベル”
１″′、従って５ＴＮ＝　１にあるから、Ａ［ｌＣはレ
ベル“１”　に留まる。

ＡＣＮとＡＤＣの同時発生はゲート１６により検出され
、これによりフリップ−フロップＲ９の出力Ｐには８番
目のクロックパルスの負に向う縁部で信号ぶが発生し、
この瞬時シゲート１６の出力はゼロとなるために上記信
号ＡＣＫは９番目のクロックパルスの負に向う縁部によ
って消去される。なお、ＡＣＫはＡＣＮ　と同じである
が、１／２　クロックパルス分だけ遅延される。これが
ため八ＣＫは、９番目のクロックパルスが高レベルにあ
り、従ってアドレスシーケンスＡとデータシーケンスＤ
との間におけるその目的のために設けたスペース内にク
ロックがある場合に発生する。バス方式によって斯かる
信号へＣＫを取扱う方法については前記欧州特許第５１
３３２号に記載されている。信号ＡＣＮ　はさらに、８
番目のクロックパルスの負に向う縁部の時点にフリップ
−フロップＤＣＩ　　（ＤＣＩＱ）を状態”　１　”に
セットする。ＤＣＩＱは９番目のクロックパルスの負に
向う縁部にてゼロに戻される。その理由は、八ＣＮは９
番目のクロックパルスの正に向う縁部にてゼロに戻され
ているからである。ＤＣＩＱの斯かる負に向う縁部によ
ってポインタフリップ−フロップＰＮＴの出力は状態”
　１”　（ＰＮＴ＝　１　）に変えられる。従って、ポ
インタフリップ−フロップＰＮＴはサイクルのデータシ
ーケンスがこの際受信されていると言うことに気づく。

９番目のタロツクパルスＳＣＬ＝　１の間はＤＣＩＱ＝
　　１及びＰＮＴＱ＝　　０、従ってＲ８下−１となり
、これによりレジスタにおけるＲ８は状態パ１″″に、
Ｒ２−Ｒ８は状態”　ｏ　”　に初期設定される。従っ
てデータシーケンスの到来はＡＤＣ＝　１及びＰＮＴ＝
　１となる場合に生ずる。

アドレスシーケンスΔの受信中にだけＲ８は“１”状態
に初期設定される。この論理値“１′″はフリップ−フ
ロップＲ８にシフトされ、８番目のクロックパルスの正
に向う縁部で八ＣＮ＝　１となる。このＡＣＮはつぎの
クロックパルスの正に向う縁部で０に戻る。

この場合ビットＤ７・・・ＤｏはＲ１・・・Ｒｏに記憶
される。ＤＣＩＱは／−ケンスＤの８番目のクロックパ
ルスの負に向う縁部でＤＣＩＱ＝　　１となり、この［
］ＣＩＱはつぎの第９番目のクロックパルスの負に向う
縁部で０に戻る。

シーケンスＤに係わる８番目のクロックパルスの負に向
う縁部と、つぎの正に向う縁部との間では同時にＤＣＩ
Ｑ＝ＰＮＴ（１＝ＡｃＮ＝ＡＤｃ＝　ｌとなり、従って
タロツクパルスの半周期の間はＬＤＡ＝　１となる。Ｒ
ｏ〜Ｒ７の内容はメモリフリップ−フロップＭ。−Ｍ７
に並列に転送される。ＭｏはＲ８からピッ）Ｄ。を受信
し、論理値１″はゲート９０（第３図）の入力端子にお
けるコマンドＯＦＦを使用可能とする。

この際スイッチＩ、〜Ｉ、の開放又は閉成位置は、制御
コマンドＯＦＦが不作動となるか、又はり。によって禁
止される場合にピッ）Ｍ。−Ｍ７の新規の内容に従って
更新される。

アドレスシーケンスΔの場合と全く同様に、Ｒ９はシー
ケンスＤに係わる８番目のクロックパルスの負に向う縁
部と第９番目のクロックパルスの負に向う縁部との間に
て信号ＡＣＫ＝　１を発生する。シーケンスＤにおける
９番目のクロックパルスの負に向う縁部でＤＣＩＱがＯ
になることによってポインタフリップ−フロップがリセ
ットされる（ＰＮＴＱ＝　０　）。

サイクルの終了時にバスはレベル゛１ｎのクロック信号
で正に向う縁部ＳＤ＾によって形成される。

”　ＯＦ　Ｆ　”信号を伝送し、従って５ＴＰＯ＝　　
１となり、ＳＴＮモ　Ｏとなるため、ＡＤＣ＝　０及び
Ｒ３Ｔ１＝　　１　（レジスタＲの初期設定）となる。

変形例ではインターフェース回路が上記”　ＯＦ　Ｆ　
’″信号発生させない場合について扱う。このためには
、サイクルの終了状態にてＤＣＩＱ＝ＰＮＴＱ＝　１と
なる瞬時的状態を生せしめるようにするのが有利である
。この場合、ゲート６９はシーケンスＤの第９番目のク
ロックパルスの正に向う縁部でフリップ−フロップＳＴ
Ｐを状態“１″’（ＳＴＰＱ＝　　１　）に切換える。

バスによって供給される“ＯＦ　Ｆ　”信号は信号ＳＤ
Ａの正に向う縁部と、シーケンスＤにおける１０番目の
クロックパルスのＳＣＬ＝　１とで形成される。”　Ｏ
Ｆ　Ｆ　”信号はフリップ−フロップＳＴＰにより検出
され、このＳＴＰはゲート６９を含まない別の回路にて
状態″１゛″（ＳＴＰＱ−１）に変化する。このことを
第５ｂ図に破線にて示してあり、同様なことが信号ＡＤ
Ｃ及びＲ３Ｔ　　１についても云える。

本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論である。制御フリップ−フロ
ップＳＴＲの反転出力端子ＰはＮＡＮＤゲート６３の対
応する入力端子に直接接続することができるが、ＡＮＤ
ゲート７０を用いる方が、サイクルの開始時点に相当す
る不所望な一致現象が生じて、斯様なサイクルが実際に
進行するような場合に、レジスタＲＥＧを初期設定する
のに有利である。

また、上述した例のすべてのＤ形フリップ−フロップは
、それらのタイミング入力端子ＣＫに現れる信号の負に
向う縁部でロードさせるようにしたが、正に向う縁部で
ロードするフリップ−フロップを用いることもできる。

上述したようなインターフェース回路によって例えばＩ
Ｃ−サブシステムのような大形回路の−・部を形成する
ことができる。

【図面の簡単な説明】

第１図は本発明によるインターフェース回路の全体を示
すブロック線図、 第２図は第１図のインターフェース回路におけるバスレ
シーバの一例を示すブロック線図、第３図は第１図の回
路における選択ロジックＳＢＬ及びメモ’ＪＭの構成を
示すブロック線図、第４図は第１図の回路にふけるパス
レシーバの構成を詳細に示すブロック線図、 第５ａ図及び第５ｂ図はバスによって送給されるサイク
ル及び第４図のパスレシーバにおける各部の信号のクイ
ムシ−ケンスをそれぞれ示す説明図及び信号波形図であ
る。 Ｓｏ　、　Ｓｔ　、　Ｓ２・・・アドレッシング入力端
子εＤＢＣ・・・ファンクションデコーダＳＢＬ・・・
選択ロッジ Ｌ、　、　Ｌ２・・・バス接続入力端子ＲＢＩＪＳ・・
・パスレシーバ Ｍ・・・メモリ ｃｏａｃ・・・スイッチングデコーダ ＣＤＰＣＩ・・・サブデコーダ ＣＯＭ・・・スイッチングブロック ＢＣ・・・ブロッキンク回路 ＢＩＩＳＬ・・・バスロジック ＲＥＧ・・・レジスタ ＡＩＣ・・・ドレスシーケンス識別回路ＰＧ・・・パル
ス発生器 Ｍｏ−Ｍ、・・・Ｄ−形フリップーフロップ（メモリＭ
を構成） １１〜Ｉ、・・・制御ス身ツチ Ｒｏ−Ｒｓ・・・フリップ−フロップ（シフトレジスタ
を構成） ＤＣＩ・・・第１制御フリップ−フロップＰＮＴ・・・
第２制御（ポインタ）フリップ−フロップＳＴＲ・・・
第３制御フリップ−フロップＳＴＰ・・・第４制御フリ
ップ−フロップ１０、１１．１２・・・排他的ＮＯＲゲ
ート１５・・・マルチ人力ＡＮＤゲート １６・・・ＡＮＤゲート ２８ａ　・・・インパーク ２８・・・ＡＮＤゲート ３３、４４．６３．６５．６７、６８．６９．７０．７
１．７２．７８゜８８、　８９．　９０・・・ＮＡＮＤ
ゲート５８・・・ＡＮＤゲート ６０．　７０ａ　・・・インバータ ７９・・・ＡＮＤゲート（ファンクションデコーダを構
成）５８、７２．７８．８８．　’８９．９０・・・Ａ
ＮＤ／ＮＡＮＤゲート（選択ロジックを構成） ８０〜８７　、　１０１〜１０９・・・ＡＮＤ／ＮＡＮ
Ｏゲート（ブロッキング回路を構成）

Claims (1)

1. 【特許請求の範囲】 １、相互接続バスに取付けて、該バスから情報信号及び
   クロック信号（ＳＤＡ、ＳＣＬ）を受信するための第１
   入力端子（Ｌ＿１、Ｌ＿２）を有しており、前記情報信
   号を受信するためのレジスタ手段（ＲＥＧ）と、該レジ
   スタ手段に接続することができ、該レジスタ手段から選
   択情報信号を受信すると共これらの信号を記憶するため
   のメモリ手段（Ｍ）と、該メモリ手段に接続することが
   でき、前記選択情報信号の制御下で複数個のスイッチ制
   御信号を並列に出力させるための出力手段とを具えてい
   るスレーブタイプのインターフェース回路がさらに： −予定した指定アドレス（Ａ＿０、Ａ＿１、Ａ＿２）を
   永久に受信するための複数個のアドレス入力端子（Ｓ＿
   ０、Ｓ＿１、Ｓ＿２）と； −前記アドレス入力端子に接続されて、前記アドレスが
   第１作動状態に対応するのか、 或いは第２作動状態に対応するのかを識別すると共に、
   制御選択信号を出力するためのファンクションデコーダ
   （ＦＤＥＣ）と； −前記制御選択信号を受信するための第２入力端子を有
   しており、前記第１入力端子にて受信される信号を第１
   出力端子又は第２出力端子に選択的に経路指定する選択
   ロジック（ＳＢＬ）にあって、前記第１状態には前記第
   １出力端子を前記レジスタ手段に接続して、インターフ
   ェース回路をアドレス指定するためのアドレス要素及び
   前記メモリ手段に選択的に転送すべきデータ要素を前記
   レジスタ手段に転送せしめるようにするための選択ロジ
   ック（ＳＢＬ）と； −前記メモリ手段に接続される第３入力端子と、前記第
   ２出力端子に接続され、前記第２状態にて前記第１入力
   端子に到来する信号を制御信号として直接受信する第４
   入力端子と、前記出力手段に相当する複数個の出力端子
   を有している制御デコーダ（ＣＤＥＣ） −前記メモリ手段の出力端子に接続される第５入力端子
   と、前記制御選択信号を受信するための第６入力端子と
   、前記制御デコーダに接続され、前記第１状態では前記
   メモリ手段から前記選択情報信号を前記制御デコーダに
   伝送するも、前記第２状態では前記選択情報信号の制御
   デコーダへの伝送を禁止させるための第３出力端子とを
   有しているブロッキング回路（ＢＣ）； とを具えるようにしたことを特徴とするインターフェー
   ス回路。 ２、前記ブロッキング回路が、前記制御選択信号を受信
   し、かつ前記選択情報信号の制御デコーダへの伝送を並
   列に選択的に制御するための第１論理ゲートアレイ（８
   ０・・・８７）と、“ＯＦＦ”制御信号を受信し、かつ
   前記第１アレイに直列に配置されて、いずれかのスイッ
   チ制御信号が出力されるのを並列に選択的に禁止するた
   めの第２論理ゲートアレイ（１０１・・・１０９）とを
   具えるようにしたことを特徴とする特許請求の範囲第１
   項に記載のインターフェース回路。 ３、前記制御デコーダが、少なくとも前記第２状態にて
   前記第１入力端子に到来する信号を前記出力手段に与え
   ることのできる複数個の二進制御信号に複号化するため
   のサブデコーダ（ＣＤＥＣ１）を具えるようにしたこと
   を特徴とする特許請求の範囲第１又は２項のいずれかに
   記載のインターフェース回路。 ４、前記レジスタ手段にアドレスデコーダ（１５）を設
   け、該アドレスデコーダが、前記第１入力端子にて受信
   された予定したアドレスビットが関連する一定値のアド
   レスビットに対応するものとして認識するための第１複
   数入力端子と、前記第１入力端子にて受信された別の予
   定したアドレスビットが、前記第２状態を制御する値と
   は異なる前記指定アドレスの関連する値に対応するもの
   として認識するための第２の複数入力端子とを有するよ
   うにしたとを特徴とする特許請求の範囲第１、２又は３
   項のいずれかに記載のインターフェース回路。 ５、前記インターフェース回路をスイッチ・オン・させ
   ると、前記メモリ手段（Ｍ）及び前記レジスタ手段（Ｒ
   ＢＧ）の少なくとも一部を初期設定するパルス（ＰＯＮ
   ）を発生するパルス発生器（ＰＧ）を組込むようにした
   ことを特徴とする特許請求の範囲第１〜４項のいずれか
   に記載のインターフェース回路。 ６、前記レジスタ手段をシフトレジスタ（Ｒ＿０・・・
   Ｒ＿７）とし、該レジスタの一連の入力端子にてバスか
   らのサイクル形態の論理情報要素（ＳＤＡ）を受信し、
   これらの各サイクルには情報エレメントから成る少なく
   とも１つのシーケンスを与えるようにすると共に前記各
   サイクルをバスクロック信号（ＳＣＬ）によって同期さ
   せ、かつ前記シフトレジスタがその最終段の出力端子（
   ＱＲ＿８）に、前記クロック信号（ＳＣＬ）によってク
   ロックされる第１制御のフリップ−フロップ（ＤＣ１）
   の入力端子（Ｄ）に供給するシーケンス終了肯定応答信
   号（ＡＣＮ）を発生し、 前記第１制御フリップ−フロップの出力（Ｑ）がポイン
   タと称される第２制御のフリップ−フロップ（ＰＮＴ）
   をクロックし、該ポインタフリップ−フロップの反転出
   力端子（Ｐ）を該ポインタフリップ−フロップの入力端
   子（Ｄ）に帰還させるべく結合させ、第１フリップ−フ
   ロップ（ＤＣ１）の出力端子（Ｑ）及びポインタフリッ
   プ−フロッリプ（ＰＮＴ）の出力端子（Ｐ）に現われる
   論理レベルが“１”の信号によって前記レジスタ手段の
   第１フリップ−フロリップを状態“１”にセットし、 かつ前記レジスタ手段の他のすべてのフリップ−フロリ
   ップをゼロにリセットすることにより前記レジスタ手段
   を初期設定せしめ、前記インターフェース回路には論理
   比較器（１０、１１、１２）を組込み、アドレスシーケ
   ンスが前記指定アドレスに対応する場合に、該アドレス
   シーケンスの所定部分にて前記論理比較器がバスによっ
   て与えられる連続論理情報を識別し、かつ前記論理比較
   器が識別論理信号（ＤＶＡ）を発生するようにし、前記
   インターフェース回路には前記識別信号（ＤＶＡ）を記
   憶する回路（６６、６７）を組込むと共に、ＡＮＤゲー
   ト（３３）も組込み、前記記憶識別信号（ＡＤＣ）並び
   に前記シーケンス終了肯定応答信号（ＡＣＮ）、従って
   前記アドレスシーケンスに続くデータシーケンスの終了
   に対応する信号が存在する際に、第１制御フリップ−フ
   ロップ（ＤＣ１）及びポインタフリップ−フロップ（Ｐ
   ＮＴ）の出力が論理状態“１”になると、前記ＡＮＤゲ
   ート（３３）がレジスタ手段（Ｒ）からのデータをメモ
   リ手段（Ｍ）にロードさせるようにしたことを特徴とす
   る特許請求の範囲第１〜５項のいずれかに記載のインタ
   ーフェース回路。 ７、第１制御フリップ−フロップ（ＤＣ１）の出力が状
   態“１”となり、かつポインタフリップ−フロップ（Ｐ
   ＮＴ）の出力（Ｑ）が状態“０”となる際に、前記レジ
   スタ手段（Ｒ）の第１フリップ−フップ（Ｒ＿０）を状
   態“１”にセットし、かつ前記レジスタ手段の他のフリ
   ップ−フロップ（Ｒ＿１・・・Ｒ＿８）を状態“０”に
   リセットすることにより前記レジスタ手段の初期設定を
   行なうようにしたことを特徴とする特許請求の範囲第６
   項に記載のインターフェース回路。 ８、第３（ＳＴＲ）及び第４（ＳＴＰ）制御フリップ−
   フロップを設け、前記第１状態にはこれらのフリップ−
   フロップの入力端子（Ｄ）にてクロック信号（ＳＣＬ）
   を受信すると共に、一方のフリップ−フロップを情報信
   号（ＳＤＡ）によってタイミングをとり、他方のフリッ
   プ−フロップを情報信号の反転信号＠（ＳＤＡ）＠によ
   ってタイミングをとって、前記サイクルの開始時点に対
   応するクロック信号（ＳＣＬ）と情報信号（ＳＤＡ）と
   の第１タイプの一致によって前記第３フリップ−フロッ
   プの出力（Ｑ）を状態“１”にセットし、かつ前記サイ
   クルの終了時点に対応するクロック信号（ＳＣＬ）と情
   報信号（ＳＤＡ）との第２タイプの一致によって前記第
   ４フリップ−フロップ（ＳＴＰ）の出力（Ｑ）を状態“
   １にセットし、前記第３フリップ−フロップ（ＳＴＲ）
   を反転クロック信号＠（ＳＣＬ）＠によってゼロにリセ
   ットし、第４フリップ−フロップ（ＳＴＰ）を第３フリ
   ップ−フロップ（ＳＴＲ）の出力（Ｑ）によってゼロに
   リセットし、第４フリップ−フロップが論理状態“１に
   ある際に該第４フリップ−フロップ（ＳＴＰ）の出力（
   Ｑ）が前記レジスタ手段（Ｒ）の第１フリップ−フロッ
   プ（Ｒ＿０）の状態を“１”にセットし、他のフリップ
   −フロップ（Ｒ＿１・・・Ｒ＿８）の状態をゼロにリセ
   ットするようにしたことを特徴とする特許請求の範囲第
   ６又は７項のいずれかに記載のインターフェース回路。 ９、前記記憶識別信号（ＡＤＣ）が論理状態“０”にあ
   り、しかも前記第１フリップ−フロップ（ＤＣ１）の出
   力が論理状態“１”にある場合に、前記第４フリップ−
   フロップ（ＳＴＰ）の出力が論理状態“１”にセットれ
   るようにしたことを特徴とする特許請求の範囲第８項に
   記載のインターフェース回路。 １０、前記識別信号（ＤＶＡ）を記憶させるための回路
   を２個互いに交差結合させたＮＡＮＤゲート（６６、６
   ７）で構成し、前記ポインタフリップ−フロップ（ＰＮ
   Ｔ）の出力が“０”となり、しかもクロック信号（ＳＣ
   Ｌ）が論理値“１”となる際に前記ＮＡＮＤゲート（６
   ６、６７）の内の一方のＮＡＮＤゲート（６６）が反転
   識別信号＠（ＤＶＡ）＠を受信し、他方のＮＡＮＡゲー
   ト（６７）が第３（ＳＴＲ）及び第４フリップ−フロッ
   プ（ＳＴＰ）の反転出力（Ｐ）の論理積信号を受信して
   、各サイクル毎に識別信号（ＤＶＡ）を記憶させる（Ａ
   ＤＣ）ことのできるようにしたことを特徴とする特許請
   求の範囲第６〜９項のいずれかに記載のインターフェー
   ス回路。 １１、パルス発生器（ＰＧ）を設け、インターフェース
   回路をスイッチ・オンさせる際に、該パルス発生器によ
   りパルス（ＰＯＮ）を発生させて、前記メモリ手段（Ｍ
   ）及び前記レジスタ手段（ＲＢＧ）の少なくとも一部を
   初期設定し、かつ前記パルス（ＰＯＮ）によって第４フ
   リップ−フロップを、該フリップ−フロップが自己保持
   する“１”状態に駆動させるようにしたことを特徴とす
   る特許請求の範囲第８、９又は１０項のいずれかに記載
   のインターフェース回路。 １２、前記第４フリップ−フロップ（ＳＴＰ）が、前記
   第１（ＤＣ１）及び第２フリップ−フロップ（ＰＮＴ）
   からの出力並びにクロック信号（ＳＣＬ）がすべて論理
   値“１”となる際に論理状態 “１”に変わる出力端子も有するようにしたことを特徴
   とする特許請求の範囲第９〜１１項のいずれかに記載の
   インターフェース回路。 １３、クロック信号（ＳＣＬ）によってタイミングがと
   られる肯定応答フリップ−フロップ（Ｒ＿９）を設け、
   該フリップ−フロップの入力端子にてシーケンス終了肯
   定応答信号（ＡＣＮ）と記憶識別信号（ＡＤＣ）との論
   理積信号を受信すると共に、前記フリップ−フロップ（
   Ｒ＿９）の出力端子に、バスに向けられる肯定応答信号
   （ＡＣＫ）を発生させるようにしたことを特徴とする特
   許請求の範囲第６〜１２項のいずれかに記載のインター
   フェース回路。 １４、パルス発生器（ＰＧ）を設け、インターフェース
   回路をスイッチ・オンさせる際に、該パルス発生器によ
   りパルス（ＰＯＮ）を発生させて、前記メモリ手段（Ｍ
   ）及び前記レジスタ手段（ＲＢＧ）の少なくとも一部を
   初期設定し、かつ前記パルスが肯定応答フリップ−フロ
   ップ（Ｒ＿９）をゼロにリセットするようにしたことを
   特徴とする特許請求の範囲第１３項に記載のインターフ
   ェース回路。 １５、前記パルスが第１制御フリップ−フロップ（ＤＣ
   １）をゼロにリセットし、かつ第４制御フリップ−フロ
   ップ（ＳＴＰ）を“１”にセットするようにしたことを
   特徴とする特許請求の範囲第１４項に記載のインターフ
   ェース回路。 １６、前記第３（ＳＴＲ）及び第４制御フリップ−フロ
   ップ（ＳＴＰ）の少なくともいずれかの出力（Ｑ）が状
   態“１”になる際に前記レジスタ手段 （ＲＢＧ）を初期設定するようにしたことを特徴とする
   特許請求の範囲第８〜１５項のいずれかに記載のインタ
   ーフェース回路。 １７、前記第１状態にて、情報信号（ＳＤＬ）及びクロ
   ック信号（ＳＣＬ）を伝送するバスに接続し得る２個の
   論理入力端子（Ｌ＿１、Ｌ＿２）を設け、メモリ手段（
   Ｍ）が複数個のメモリフリップ−フロップ（Ｍ＿０・・
   ・Ｍ＿７）を具え、選択ロジック（ＳＢＬ）の第１論理
   ゲートアレイ（８０・・・８７）が第３及び第４ＮＡＮ
   Ｄゲート（８１、８２）を具え、これら第３及び第４Ｎ
   ＡＮＤゲートの各一方の入力端子を第１及び第２メモリ
   フリップ−フロップ（Ｍ＿１、Ｍ＿２）の出力端子にそ
   れぞれ接続し、前記第３及び第４ＮＡＮＡゲートの各他
   方の入力端子は、回路の第１状態では論理レベル“１”
   となり、回路の第２状態では論理レベル“０”となる信
   号＠（ＣＳ）＠をファンクションデコーダ（ＦＤＥＣ）
   から受信するようにし、前記第３及び第４ＮＡＮＤゲー
   トの出力を第５（８８）及び第６ＮＡＮＤゲート（８９
   ）の各一方の入力端子にそれぞれ接続し、前記第５及び
   第６ＮＡＮＤゲートの出力を制御デコーダ（ＣＤＥＣ）
   に接続し、前記第５及び第６ＮＡＮＤゲートの他方の入
   力端子には第８（７８）及び第９ＮＡＮＤゲート（７２
   ）の出力端子を接続し、前記第８及び第９ＮＡＮＤゲー
   トは回路が第２状態にある場合に論理入力端子（Ｌ＿１
   、Ｌ＿２）にて得られる信号（ＳＣＬ、ＳＤＡ）を使用
   し得るようにしたことを特徴とする特許請求の範囲第１
   〜１６項のいずれかに記載のインターフェース回路。 １８、前記ブロッキング回路が、前記制御選択信号を受
   信すると共に前記選択情報信号の制御デコーダへの伝送
   を並列に選択的に制御するための第１論理ゲートアレイ
   （８０・・・８７）と、“ＯＦＦ”制御信号を受信する
   と共に前記第１アレイに直列に配置されて、いずれかの
   スイッチ制御信号が出力されるのを並列に選択的に禁止
   するたの第２論理ゲートアレイ（１０１・・・１０９）
   とを具え、前記第１論理ゲートアレイ（８０・・・８７
   ）が第１０ＮＡＮＤゲート（８０）を含み、該第１０Ｎ
   ＡＮＤゲートの一方の入力端子を第３メモリフリップ−
   フロップ（Ｍ＿０）の出力端子に接続し、前記第１０Ｎ
   ＡＮＤゲート（８０）の他方の入力端子は、第１状態で
   は論理レベル“１”となり、 第２状態では論理レベル“０”となる信号＠（ＣＳ）＠
   をファンクションデコーダ（ＦＤＥＣ）から受信するよ
   うにし、前記第１０ＮＡＮＳゲート（８０）の出力端子
   をスイッチング・オフ可能ゲート（９０）の一方の入力
   端子に接続して、回路の第１状態における第３メモリフ
   リップ−フロップ（Ｍ＿０）の内容に応じてスイッチン
   グ・オフ論理信号（ＯＦＦ）を使用可能又は使用不能と
   し、かつ第２状態では該スイッチング・オフ論理信号を
   常に使用可能としたことを特徴とする特許請求の範囲第
   ６〜１７項のいずれかに記載のインターフェース回路。