JPH03501072A - 直列データインターフエース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 直列データインターフェース 本発明は請求項１の上位概念記載の直列データインターフェースに関する。

直列データインターフェースは、データバスを介してデータを受信または送信す る周辺回路を伝送技術によりデータバスと接続するのに使われる。双方向データ バスによるデータ伝送はドイツ連邦共和国特許第３４０４７２１号公報に記載さ れている。データバスを介してできるだけ短いデータ伝送時間を実現するために 、データ語は伝送すべきデータ量に必要なだけの長さに選択される。直列データ インターフェースは、データバスを介して流れるデータ流を接続されている周辺 回路への配属を識別させる標識に基づき評価しなければならない。

したがって本発明の課題は、接続されている周辺回路に該当するデータ語の長さ 、ならびにデータ語内に場合によっては含まれる周辺回路のアドレッシング情報 を迅速かつ正確に識別することができ、さらに当該の周辺回路向けの所定データ 語を即座にその周辺回路に転送することのできる直列データインターフェースを 構成することにある。

この課題は、請求項１の上位概念による直列データインターフェースにおいて、 その特徴部分に記載の構成により解決される。

本発明による直列データインターフェースは、周辺回路をトムソンの設計仕様に 合致するデータバスと接続するのに非常に適している。この場合、まずデータ語 の長さが割り当て（帰属）のために利用される。複数個の周辺回路が同じ長さの データ語を受信するためこの判断基準が十分でない場合は、付加的にデータ語内 に挿入されたアドレスを評価することができる。

データ語の評価は読み出しサイクルの間に行われる。この読み出しサイクルはイ ネーブル線路の所定の論理状態により設定されている。読み出しサイクル中にク ロック線路を介して伝送されるクロックパルスの数は、データ語の長さに相応す る。各クロックパルスごとに、データ線路上のデータの１ビツトがデータ記憶装 置に書き込まれる。データ記憶装置の出力側に設けられた比較回路によりデータ 語の長さが検査される。

データ語の長さが周辺回路に対して設定された長さと異なる場合、後置接続され た制御回路は記憶したデータの周辺回路への転送を停止する。データ語の長さが 正しい場合には転送命令が発せられ、あるいはその際、検出された長さのデータ 語が一義的に割り当て（帰属）可能でない場合は、さらにデータ語内に含まれる アドレスビットの検査が行われる。正しいアドレスであれば、データ記憶装置に 中間記憶されたデータの周辺回路への伝送を指示する転送命令が発せられる。そ うでない場合、転送は停止される。

イネーブル線路の状態およびクロック線路上のクロックパルスを併合的に評価す ることにより、データ伝送開始時にデータ記憶装置、比較回路ならびに制御回路 が所定の待ち状態にセットされ、繰り返しこの状態から、伝送されたデータ語の 全く新しい検査が可能である。イネーブル線路を書き込み状態に切り替えること により、直列インターフェースをデータバスへのデータの出力状態に切り替える ことができ、この場合、同時にデータバスへ送出すべきデータを所定の長さに設 定することができる。

本発明の有利な実施例が請求項および以下の記載ならびに本発明の実施例を示す 図面により明らかにされている。

第１図は本発明による直列データインターフェースのブロック図、第２図は２４ ビツトのデータ語長用の直列データインターフェースの全体の回路図、第３図は 第２図の部分図としてのクロックパルス発生器を備えたセット／リセット回路図 、第４図は第３図で示した回路の信号ダイアグラム図、第５図は第２図の部分図 としてのデータ記憶装置の図、第６図は第２図の部分図としての比較回路図、第 ７図は第６図で示した回路のタイムチャート図、第８図は第２図の部分図として の制御回路図、第９図は第８図で示した制御回路のタイムチャート図、さらに第 １０図は第８図で示した回路のフローチャート図をそれぞれ示す。

第１図は直列データインターフェース１のブロック図を示す。これにより周辺回 路２とデータバス３とが接続されている。直列データインターフェース１は、デ ータ記憶装置４、比較回路５、制御回路６、セット／リセット回路７および内部 クロックパルス発生器８を有する。データバス３は３本の線路、即ちデータ線路 ９、イネーブル線路１０およびクロックパルス線路１１を備える。さらにリセッ ト線路１２が設けられている。

周辺回路との接続のために並列データ出力端子１３、直列データ入出力端子１４ 、アドレス出力端子１５、カウンタ出力端子１６および制御出力端子１７〜１９ が用いられる。　直列データインターフェース１の回路全体は第２図により明ら かにされている。その際、第１図で示されたブロックに対応する各回路構成部は 破線の枠により示されており、かつ同じ参照番号を有する。また第１図で既に示 されている線路および出力端子も同じ参照番号で示されている。

第２図に示されている回路において、データ記憶装置４０入力側がデータ線路９ と接続されている。データ記憶装置４の出力側には比較回路５が設けられており 、さらにこれに制御回路６が後置接続されている。

内部セット／リセット回路７の入力側はイネーブル線路１０およびクロックパル ス線路１１と接続されている。内部セット／リセット回路７の出力側はデータ記 憶装置４のセット入力側およびリセット入力側、比較回路５および制御回路６に 導かれる。クロックパルス発生器８の入力側はイネーブル線路１ｏおよびクロッ クパルス線路１１と接続されており、クロックパルス発生器８の出力側はデータ 記憶装置４、比較回路５および制御回路６のクロック入力側に導かれる。個々の 構成群ならびに直列データインターフェース全体の機能を説明するために以下の 図面を参照する。

第３図はセット／リセット回路７および内部クロックパルス発生器８を示す。第 ４図のタイムチャートから明らかなように、まず外部リセット信号ＥＸＴＲＥＳ によりセット／リセット回路７のフリップ−フロップ２０が所定の状態に切り替 えられる。それにつづいて生じる直列データインターフェース１の別の回路構成 部へのセット−リセット命令ＰＲＥＳＥＴＳＲＥＳＥＴは、イネーブル信号ＥＮ ＡＢＬＥとクロックパルス信号ＣＬＯＣＫとの組み合わせにより発生する。タイ ムチャートにより明らかにされているように、第１のクロックパルス期間中にセ ット−リセット信号ＰＲＥＳＥＴＳＲＥＳＥＴにおいて状態変化が生じる。後続 のパルスが発生すると当該状態はもはや変化しない。イネーブル信号ＥＮＡＢＬ Ｅの状態の切り替えにより開始される書き込みサイクルにおいても、セット−リ セット信号の新たな変化は生じない。クロックパルス発生器８はイネーブル線路 の信号ＥＮＡＢＬＥおよびクロックパルス線路のクロックパルス信号ＣＬＯＣＫ とに関連して内部クロックパルスＣＮＴＣＬＫを発生する。これは両方の信号Ｅ ＮＡＢＬＥ、ＣＬＯＣＫを、ゲート２１を用いてＥＸ−ＯＲ論理結合により結合 することにより行われる。その場合、内部クロックパルスＣＮＴＣＬＫは書き込 みサイクルでは読み出しサイクルに対して反転されている。

第５図にはデータ記憶装置が示されている。これは記憶セル２５を備えたシフト レジスタとして構成されており、この場合、記憶セル２５の数ｎは周辺回路２に 対して定められたデータ語のビット数に相応する。

デー・夕語全体はデータビットのみから成るかまたは、アドレスビットが必要な 場合には、データビットとアドレスビットから成る。ＤＡＴＡと記された信号を 導くデータ線路９は、データ記憶装置の直列入力側２２と接続されており、デー タＤＡＴＡＯＵＴは並列データ出力側１３から取り出すことができる。クロック 入力側２３を介してクロックパルス信号ＣＮＴＣＬＫが導かれ、その際、データ 入力側２２に到来するビットは各クロックパルスごとに１つの記憶セル２５だけ さらにシフトされる。セット／リセット入力側２４を介してセット／リセット信 号ＲＥＳＥＴを導くことができ、この信号により個々の記憶セル２５を所定の出 力状態にもたらすことができる。その場合、第１の記憶セル２５の出力側は論理 値１の状態に切り替えられ、残りの記憶セル２５は論理値０の状態に切り替えら れる。

データ流がデータ記憶装置４に書き込まれると直ちに、第１の記憶セル２５のセ ットにより形成されたビットはデータ語の残りのビットに対するリーディングビ ットとして記憶装置４を通って移動する。このリーディングビットは、正しいデ ータ語長または大きすぎるデータ語長の場合には後で第１ビツトとして比較回路 ５に現われ、さらにＢＩＴ２４としてデータ語が周辺回路２に対して定められた 正しい語長を有するかが評価される。データを送出する際データ記憶装置４のシ フトレジスタは、直列で書き込まれたデータ語を並列で読み出されるデータ語に 変換するためにも使われる。書き込みサイクルにおいて、つまりデータを周辺回 路２からデータバスへ送出する場合にはデータは直列で読み出される。

第６図には比較回路５が示されている。この比較回路は記憶セル２６からなるシ フトレジスタを備え、この記憶セル２６へデータ記憶装置４に書き込まれたデー タがデータ（Ｎ）として伝送される。データ語に周辺回路２の１つの回路に対す るアドレス割り当て用のビットが含まれていなければ、データ記憶装置４の第１ の記憶セル２５にセットされたビットを検査するためにはシフトレジスタの１つ の記憶セルだけで十分であろう。それに対して、さらにアドレスビットが含まれ る場合、アドレスビットの数ｍに応じてｍ個の新たな記憶セル２６が必要である 。実施例に示されているように、４つのアドレスビットがデータ語のデータビッ トの前に置かれている場合、さらに３つの記憶セル２６が比較回路５のシフトレ ジスタ内に必要である。

第７図には比較回路５のタイムチャートが示されている。このタイムチャートに より、データがデータバス３からデータ記憶装置４に書き込まれさらにそこから データ（Ｎ）として比較回路へ到達する読み出しサイクルの開始時において、イ ネーブル信号ＥＮＡＢＬＥの状態は論理値０であることがわかる。この場合、デ ータ語長が２４ビツトであり、このデータ語長に合わせて回路が設計されている 場合、同じ長さのデータ語がデータバス３を介して伝送されるということを前提 としている。このタイムチャートには２４クロツクうちの最後の数クロックが示 されており、それらのクロックパルスによりデータ語が比較回路２６の記憶セル ２６に書き込まれる。２４番目のクロックパルスＣＮＴＣＬＫにより最後の記憶 セル２６の出力側に前置された先行ビットがＢＩＴ２４として現われ、一方、そ の記憶セルの手前に配置された３つの記憶セル２６はアドレスビットを有する。

比較論理回路２７を用いてデータ語のアドレスと周辺回路２のアドレスとの一致 が検査される。このため比較論理回路２７０入力側には記憶セル２６の出力側を 介してデータ語のアドレスが加えられ、さらに周辺回路２のアドレスが設定され ている構成素子の出力側を介してそのアドレスがＩＣ−アドレスとして加えられ る。先行ビットがＢＩＴ２４として最後の記憶セル２６の出力側に現われるのと 同じ時点において、比較論理回路２７の出力側は一致が生じた場合には識別信号 ＣＡＶを送出する。

前述の回路は書き込みサイクルのためにさらに別の機能を備え、イネーブル信号 ＥＮＡＢＬＥの論理状態を変更することによりこの機能へ切り替える。制御回路 ６から到来する転送信号ＬＡＴＣＨによりこの回路はリセットされ、同時に制御 回路６から到来する信号ＷＲＩＴＥはデータ記憶装置４からのデータ流を遮断し 、さらに記憶セル２６から成るシフトレジスタをカウンタとして切り替える。カ ウンタが所定の状態に到達すると信号ＡＶＮが制御回路６へ伝送される。第７図 のタイムチャートではこの状態は、書き込みサイクルへ切り替えられさらに合計 １６クロツクから成るクロックパルスの発生後に示されている。

第８図には制御回路６が示されている。この制御回路６もシフトレジスタを形成 する複数個の記憶セル２８を備え、それらの記憶セル２８は論理結合素子２９． ３０．３１を介して接続されている。内部セット信号ＰＲＥＳＥＴにより第１の 記憶セル２８が論理値１の状態にセットされる。データ語のビットの数が所定の 長さと一致しない場合、つまりイネーブル信号ＥＮＡＢＬＥが先行ビットの前ま たは後でその状態を論理値１に変更する場合、第１の記憶セル２８の出力状態Ｑ １は第２の記憶セル２８へ転送されない。それに対してビット数が一致している 場合、論理結合素子３０が第１の記憶セル２８の状態を第２の記憶セル２８に転 送できるかは、さらにＣＡＶ信号の状態に依存している。ＣＡＶ信号の状態が論 理値１の場合がこれにあてはまり、第９図に示されているように出力側Ｑ２は論 理値１になり、さらにイネーブル信号ＥＮＡＢＬＥが論理値０から論理値１へ変 化した後で、転送信号ＬＡＴＣＨが送出される。この信号は例えばデータ記憶装 置４に記憶されたデータを周辺回路２に転送するために使われる。さらにこの状 態が生じると第３の記憶セル２８がさらに別のクロックパルスによりセットされ 、さらにこの記憶セル２８の出力側に信号ＷＲＩ　ＴＥが現われる。この信号は 、すでに第６図および７図に関連して説明したように、比較回路５を計数動作モ ードに移動させる。書き込みサイクルが終了し、カウンタとして動作する比較回 路５を介してＡＶＮ信号が供給されると、制御回路６は待ち状態に戻る。イネー ブル信号ＥＮＡＢＬＥの状態が変化し、回路が読み出しサイクルに切り替えられ た場合、書き込みサイクルを途中で中止することもできる。この場合、制御回路 ６の記憶セル２８も再び冒頭で述べた所定の出力状態に戻される。　制御回路６ における前述の過程は、付加的に第１０図のフローチャートとして示されている Ｓ：１回 国際調査報告 国際調査報告 ＥＰ　８９００９８４

Claims (1)

1. 【特許請求の範囲】 １．データ線路（９）、イネーブル線路（１０）およびクロックパルス線路（１ １）を備えたデータバス（３）と周辺回路（２）とを接続するための直列データ インターフェースにおいて、 データ記憶装置（４）、比較回路（５）、制御回路（６）、内部セット／リセッ ト回路（７）および内部クロックパルス発生器（８）が設けられており、その際 、データ記憶装置（４）の入力側はデータパス（３）のデータ線路（９）と接続 可能であり、さらに該データ記憶装置（４）の出力側に比較回路（５）が設けら れ、該比較回路には制御回路（６）が後置接続されており、さらに内部セット／ リセット回路（７）の入力側はデータバス（３）のイネーブル線路（１０）およ びクロックパルス線路（１１）と接続可能であり、さらに該内部セット／リセッ ト回路（７）の出力側はデータ記憶装置（４）、比較回路（５）および制御回路 （６）のセット入力側および／またはリセット入力側と接続されており、さらに 内部クロックパルス発生器（８）の入力側はデータパス（３）のイネーブル線路 （１０）およびクロックパルス線路（１１）と接続可能であり、該内部クロック パルス発生器（８）の出力側はデータ記憶装置（４）、比較回路（５）および制 御回路（６）と接続されていることを特徴とする直列データインターフェース。 ２．データ記憶装置（４）がｎ個の記憶セル（２５）を有するシフトレジスタを 備え、その際、個数ｎは周辺回路（２）に割り当てられたデータ語のビット数に 相応する請求項１記載の直列データインターフェース。 ３．データ記憶装置（４）はセット／リセット回路（７）によって、入力側から 見て第１番目の記憶セル（２５）が論理値１でありかつ残りの記憶セル（２５） が論理値０である状態あるいはその反対の状態におかれ得る請求項１記載の直列 データインターフェース。 ４．記憶装置（４）の入力側から見て最後の記憶セル（２５）が比較回路（５） の構成要素であり、この場合、該比較回路（５）はさらに比較論理回路（２７） を備え、該比較論理回路には、一方の側で前記最後の記憶セルの出力側が接続さ れ、さらに他方の側で周辺回路（２）のアドレスを設定する構成素子の出力側が 接続されている請求項２または３記載の直列データインターフェース。 ５．制御回路（７）が複数個の記憶セル（２８）を有するシフトレジスタとして 構成されており、その際、それらの記憶セル（２８）は論理結合素子（２９、３ ０、３１）を介して互いに接続されており、さらに比較回路（５）およびセット ／リセット回路（７）の出力側が論理結合素子（２９、３０、３１）の入力側と 接続されており、さらに制御回路（６）の出力側からメモリ転送信号ＬＡＴＣＨ および書き込み／読み出し信号ＷＲＩＴＥを取り出し可能である請求項２から４ のいずれか１項記載の直列データインターフェース。 ６．制御回路（６）はセット／リセット回路（７）によって、入力側から見て第 １番目の記憶セル（２８）は論理値１でありかつ残りの記憶セル（２８）は論理 値０である状態あるいはその反対の状態におかれ得る請求項５記載の直列データ インターフェース。 ７．制御回路（６）の書き込み／読み出し信号ＷＲＩＴＥを導く出力側が比較回 路（５）の制御論理回路（２９）と接続されており、該制御論理回路（２９）に より比較回路（５）の記憶セル（２６）を書き込み動作モードにおいてカウンタ として切り替え可能であり、さらに１つのカウンタ出力側が制御回路（６）の各 記憶セル（２８）間の論理結合素子のうちの１つ（２９）と接続されている請求 項５または６記載の直列データインターフェース。