JPS6161393B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はビデオ端末デイスプレイ制御システム
に関し、特に２つのCRT制御装置チツプを組合
せて使用し表示列当りの視覚的属性の数をデータ
転送速度に対する影響を最小限度にして実質的に
増加させる論理制御回路に関する。

規則的な時間間隔でデータ要求信号を自動的に
発するために、ビデオ・デイスプレイ端末におい
てプログラム可能なCRT制御装置半導体チツプ
が使用されて来た。この要求信号に応答して、ビ
デオ表示文字および表示属性バイトがCRT制御
装置に記憶され、その後あるシステム・クロツク
速度でCRTスクリーン上に表示するためにCRT
制御システムに与えられる。このCRT制御チツ
プは通常25桁のCRT表示を保持する。

企業の日常操作におけるビデオ・デイスプレイ
端末システムにおける信頼性が向上したゝめ、表
示文字に付与し得る表示属性の数における柔軟性
に対する要求が増加している。このような表示属
性には、文字アンダーライン、文字ブリンキン
グ、文字ブランク、逆ビデオコントラスト（反転
文字）、代替文字選択、および低減文字輝度が含
まれる。

情報文字の表示列において提示できる表示属性
数を増加する能力はCRT制御チツプの記憶容量
によつて制約されて来た。データ文字転送速度に
対する影響を最小限に止め、ビデオ・デイスプレ
イ制御回路の複雑化を実質的に増すことなく１つ
の表示列においてより多くの表示属性が得られる
実用的なCRT制御チツプに対する需要が生じ
た。

本発明は、２つの略々自律的に作用するCRT
制御半導体チツプの動作を同期させてCRTスク
リーン上に表示されるべきビデオ情報の各行に対
する表示属性フイールドを拡張する論理制御シス
テムに関する。

更に詳述すれば、ビデオ・データ文字は２つの
CRT制御装置の内の１つにロードでき、表示属
性は第２のCRT制御装置にロードすることがで
きる。CRT制御システムに対するビデオ情報の
転送において各CRT制御装置により発生される
ビデオ同期信号は前縁部検出ロジツクによつて感
知される。各同期信号は１つのシステム・クロツ
ク速度で生じる。もしビデオ同期信号が同位相で
なければ、システムのクロツク時間の前半で２つ
の信号の発生が感知される。そこで最初に生じた
同期信号の論理１レベルの遷移の後、システム・
クロツク時間の半分の時間だけの付勢制御パルス
が発生される。この付勢制御パルスは、システ
ム・クロツク時間の次の半分の間第１のCRT制
御装置に対するシステム・クロツク入力を消勢す
るために与えられる。これにより最初に生じた同
期信号の論理レベルは、２番目の生じた同期信号
が最初に生じた同期信号と同位相になる迄凍結さ
れる。その後、各CRT制御装置は再び付勢され
て自走動作して同じシステム・クロツク時間でビ
デオ文字データと表示属性バイトの両者を提供す
るのである。

本発明の更に完全な理解のため、又本発明の前
記以外の目的および長所については、添付図面に
関して以下の記述を照合されたい。

第１図は、機能ブロツク図によつて、タイミン
グ兼制御システム１０と、中央処理装置
（CPU）１１と、記憶装置１２と、陰極線管
（CRT）制御システム１３を有するビデオ端末シ
ステムを示す。このビデオ端末システムを構成す
る諸装置間の連絡は、双方向データ・バス１４
と、アドレス・バス１５と、制御バス１６によつ
てなされる。

本文に開示される発明はCRT制御システム１
３において実施される。

タイミング兼制御システム１０は、データ・バ
ス１４とアドレス・バス１５と制御バス１６に対
する同期的タイミングを発生する。システム・バ
スのタイミングはオフセツトされたアドレス位相
とデータ位相に分割される。このシステム・バ
ス・タイミングは更に、交互のCPUサイクル直
接メモリーアクセス（DMA）サイクルとに分割
される。このDMAサイクルは記憶装置１２を連
絡するため周辺サブシステムによつて使用され
る。CPU１１はCPUサイクル中に動作可能であ
り、CRT制御・システム１３はDMAサイクル中
に作用可能である。

記憶装置１２は、ランダム・アクセス・メモリ
ー（RAM）と読出し専用メモリー（ROM）から
なる。マイクロプログラムされたサブルーチンが
ROMに記憶されて全システムの動作を制御す
る。RAMの各セクシヨンは、システム動作の間
に使用されるべきレジスタ、バツフアおよびワー
ド域として取つておかれる。記憶装置１２は
CPUおよびDMAの両バス・サイクルの間作用す
る。記憶読出しサイクル中にCPU１１からの記
憶アドレスがアドレス・バス１５を介して記憶装
置によつて受取られると、データ・ワードは記憶
装置１２からデータ・バス１４に対して与えられ
る。記憶書込みサイクル中に、データ・ワードは
データ・バス１４を介してCPU１１から受取ら
れ、アドレス・バス１５上でCPU１１によつて
アドレス指定された記憶場所に書込まれる。

このように、CPU１１はCPUサイクル中にデ
ータ・バス１４とアドレス・バス１５の相方と共
に動作する。システムの動作中、CPU１１は記
憶装置１２のRAMに関する読出し書込みを行つ
てシステムの所要の記帳操作を行うう。CPU１
１は更に、記憶装置１２のROMに記憶されたマ
イクロプログラム化サブルーチンへのアクセスを
通じてシステム全体の操作を制御する。

CRT制御システム１３はDMAサイクルの間動
作するが、このサイクルにおいてはこの制御シス
テムがアドレス・バス１５を介して記憶アドレス
信号を記憶装置１２に与える。これにより、制御
情報およびデータ文字が、記憶装置１２によつて
データ・バス１４を介して制御システム１３に対
し与えられる各行の情報に対してアドレス指定さ
れる。

システムの動作中制御バス１６を介してタイミ
ング兼制御システム１０により発生され受取られ
る制御信号については以下に簡単に説明する。

CPUADR−00 CPUアドレス制御 この信号はアドレス・バス１５のDMAおよび
CPUバスサイクルのタイミングを規定する。信
号がローであると、CPUアドレス回路がアドレ
スバス１５に対しゲートされる。信号がハイの場
合、DMAアドレス回線がアドレス・バス１５に
対してゲートされる。

CPUDAT−00 CPUデータ制御 この信号はDMAおよびCPUバス・サイクルの
タイミングを規定する。信号がローの時、CPU
がデータ・バス１４の方向および目的を制御す
る。信号がハイの時、諸DMA装置がデータ・バ
ス１４を制御する。

BUSRWC＋00 バス読出し／書込み制御 この信号はデータ・バス１４上のデータ転送の
タイプを規定する。この信号はCDUADR時間に
おいてバス・サイクルのその位相に対して有効で
ある。

この信号がCPUサイクル中で論理１のレベル
にある時、データが記憶装置１２の如き装置から
データ・バス１４を介してCPU１１に読込まれ
る。この信号が論理零のレベルにある時、データ
はCPU１１からデータ・バス１４を介して記憶
装置１２に書込まれる。もしこの信号がDMAサ
イクル中で論理１のレベルにあれば、データは記
憶装置１２からデータ・バス１４を介してCRT
制御システム１３に読込まれる。もし信号が論理
零のレベルであれば、データは制御システム１３
からデータ・バス１４を介して記憶装置１２に送
られる。

MEMSTR−00 メモリー・ストローブ この信号は、CPUおよびDMAバス・サイクル
の間記憶装置１２に対する内部タイミング・パル
スを与える。

DEVSTR−00 装置始動 この信号はCRT制御システム１３によりクロ
ツク・パルスとして使用される。

BUS010−00 バス・ストローブ１ この信号はCRT制御システム１３によりクロ
ツク・パルスとして使用される。

BUS030＋ バス・ストローブ３ この信号がCPUおよびDMAバス・サイクル中
で論理１のレベルにある時、記憶装置１２の出力
は読出し操作の間可能化される。

この信号は更にタイミング・パルスをCRT制
御システム１３に対して与える。

BUS030− バス・ストローブ３ この信号がDMAバス・サイクルの間論理値零
のレベルにあれば、CRT制御システム１３が付
勢される。

DMAREQ DMA要求 DMA要求信号DMAREQ＋01はCRT制御シス
テム１３に割当てられる。本文に述べた望ましい
実施態様においては、４つのDMAバス・サイク
ル時間のスロツト、即ち、DMA1、DMA2、
DMA3およびDMA4がある。サブシステムは、そ
のDMAREQ信号を論理零のレベルに強制するこ
とにより割当てられたDMAバス・サイクルを要
求する。

DMAKXO− DMA肯定応答 ４つのDMA肯定応答信号DMAK10−、
DMAK20−、DMAK30−、DMAK40−は論理零
のレベルに強制される時制御バス１６における各
時間スロツトを規定する。

BRESET−00 バス・リセツト この信号はCPU１１によつて使用されて、ビ
デオ端末デイスプレイ・システム全体のレジスタ
をクリアしフリツプフロツプをリセツトする。信
号が論理零のレベルに変化する時にシステムのリ
セツトが生じる。

BUSREF＋00 バス・リフレツシユ回線 この信号が論理１のレベルにある時、記憶リフ
レツシユ・サイクルが生じる。本文に開示した望
ましい実施態様においては、この信号は16マイク
ロ秒毎にDMAサイクルに対し活動状態となる。

第２図は、詳述な論理回路図により第１図の
CRT制御システム１３において実施された本発
明を示す。

第２図に示した論理回路図においては、論理装
置の入力側の小さな丸が入力が論理零により付勢
されることを表示することを理解されたい。更
に、論理装置の出力側に示した丸は、この特定の
装置に対する論理条件が満たされる時出力が論理
零となることを示している。

第２図によれば、ANDゲート２０の出力は、
そのデータ入力（DIN）が第１図のデータ・バス
１４に接続されるCRT制御装置２１のクロツク
入力に与えられる。制御装置２１のBO出力は、
Ｄタイプのフリツプフロツプ２２のＤ入力側と、
ANDゲート２３の１入力側と、NANDゲート２
４の２つの入力側に与えられる。フリツプフロツ
プ２２の出力はゲート２３の第２の入力側に接
続される。フリツプフロツプ２２に対するクロツ
ク入力は、Ｄタイプのフリツプフロツプ２５のク
ロツク入力と、Ｊ−Ｋフリツプフロツプ２６のク
ロツク入力と、Ｊ−Ｋフリツプフロツプ２７のク
ロツク入力と、NANDゲート２８の出力側に接続
される。

フリツプフロツプ２６に対するＪ入力はゲート
２３の出力側に、又このフリツプフロツプのＫ入
力はゲート２３の第３の入力側およびNANDゲー
ト２９の出力側に接続されている。フリツプフロ
ツプ２６の出力はゲート２０の１入力側に接続
されている。

フリツプフロツプ２７に対するＪ入力は、その
１入力がフリツプフロツプ２５の出力側に接続
されたANDゲート３０の出力側に接続されてい
る。フリツプフロツプ２７に対するＫ入力はゲー
ト２４の出力側およびゲート３０に対する第２の
入力側に接続される。フリツプフロツプ２７の
出力はANDゲート３１の１入力側に接続され
る。

ゲート３１に対する第２の入力は、ゲート２０
の第２の入力側と、ゲート２８の２つの入力側
と、19.712MHzのクロツク信号源から延長する
制御回線３２に接続されている。ゲート３１の出
力は、そのDIN入力が第１図のデータ・バス１４
に接続されるCRT制御装置３３のクロツク入力
側に接続される。CRT制御装置３３のBO出力
は、ゲート２９の２つの入力側と、フリツプフロ
ツプ２５のＤ入力側と、ゲート３０の第３の入力
側に接続される。

CRT制御装置２１と３３はそれぞれ、米国カ
リフオルニア州サンタ・クララのIntel社製のプ
ログラム可能CRTコントローラ8275形である。
この制御装置については、Intel社の1978年構成
素子データ・カタログにおいて詳細に説明されて
いる。

動作において、第２図の論理制御システムは制
御回線３２上でクロツク信号を受取る。このクロ
ツク信号はゲート２０と３１を介してCRT制御
装置２１と３３のクロツク入力側に与えられる。
この信号に応答して、これらのCRT制御装置
は、夫々のBO出力側に相互に同期していない同
期制御信号を与える。これらの制御信号はCRT
制御システムに与えられて制御装置のVO出力か
らのビデオ・データの転送を同期させる。

もし制御装置２１のBO出力側の同期制御信号
SYNC Ａが制御装置３３のBO出力側の同期制御
信号SYNC Ｂに先立つて論理１のレベルに変る
ならば、付勢制御信号が生成されて以下に更に説
明するように制御装置２１に対するクロツク入力
を制御する。詳細には、SYNC Ａ信号はフリツ
プフロツプ２２のＤ入力側に与えられ、ゲート２
３を可能状態にする。この時、フリツプフロツプ
２２の出力は論理１のレベルである。SYNC
Ｂ信号はゲート２９により反転されてゲート２３
に対し第３の論理１の信号を、又フリツプフロツ
プ２６のＫ入力側に論理１の信号を与える。ゲー
ト２８の出力側におけるシステム・クロツク信号
の論理１のパルスの前縁の発生と同時に、フリツ
プフロツプ２２と２６の出力が論理零に変る。
これにより、ゲート２０はCRT制御装置２１を
非動作にするよう禁止され、SYNC Ａ信号を論
理１の状態に凍結する。

制御回線３２におけるシステム・クロツク信号
はゲート２８により反転される。このように、制
御装置２１と３３のBO出力はシステム・クロツ
クの前半で感知され、ゲート２０又は３１がシス
テム・クロツクの時間の次の半分で消勢又は付勢
される。

SYNC ＡおよびSYNC Ｂの両方が１つのシス
テム・クロツク時間の最初の半分で論理１のレベ
ルになる時、この論理１のレベルはフリツプフロ
ツプ２２に対するＤ入力側およびゲート２３に対
して与えられる。しかし、ゲート２９の出力は論
理零のレベルに変つてゲート２３を禁止する。ゲ
ート２８のクロツク信号における次の立上り縁の
発生と同時に、フリツプフロツプ２５の出力は
論理レベルに変り、フリツプフロツプ２６の出
力は論理１のレベルに変つてゲート２０を付勢す
る。これと同時にCRT制御装置２１が再び付勢
される。

もしSYNC Ａ信号より前にSYNC Ｂ信号が論
理１のレベルに変るならば、そのSYNC Ｂ信号
はシステム・クロツク時間の最初の半分において
フリツプフロツプ２５およびゲート３０によつて
感知される。この時SYNC Ａ信号は論理零のレ
ベルにあるため、ゲート２４と３０の出力は論理
１のレベルに変る。ゲート２８の出力における次
の立上がり縁部の発生と同時に、フリツプフロツ
プ２５と２７の出力はシステム・クロツク時間
の次の半分において論理零のレベルに変る。これ
によつてゲート３１は消勢されたSYNC Ｂ信号
を論理１の状態に凍結する。

SYNC ＡおよびSYNC Ｂの両信号が論理１の
状態になる時、ゲート２０および３１は前述の如
く付勢される。

本発明にいてはその特定の実施態様に関して記
述したが、当業者にとつては、これ以外の変更例
も可能であることは理解されよう。従つて本発明
のかゝる変更例は頭書の特許請求の範囲に該当す
べきものとする。

【図面の簡単な説明】

第１図は本発明を実施したビデオ・デイスプレ
イ・システムを示す機能的ブロツク図、および第
２図は本発明の詳細な論理回路図である。 １０……タイミング兼制御システム、１１……
中央処理装置（CPU）、１２……記憶装置、１３
……CRT制御システム、１４……データ・バ
ス、１５……アドレス・バス、１６……制御バ
ス、２０，２３，３０，３１……ANDゲート、
２１，３３……CRT制御装置、２２，２５，２
６，２７……フリツプフロツプ、２４，２８，２
９……NANDゲート、３２……制御回線。

Claims (1)

1. 【特許請求の範囲】 １ システム・クロツク信号の同じ期間内でデー
   タ文字バイトと表示属性バイトの両者を含む２進
   文字情報ストリームをビデオ・デイスプレイ・シ
   ステムに与える論理制御システムにおいて、 (a) データ文字バイトと表示属性バイトを記憶
   し、前記情報ストリームを前記ビデオ・デイス
   プレイ・システムに与えるため前記システムク
   ロツク信号に応答して、その速度で動作可能な
   １対のCRT制御装置と、 (b) 前記システム・クロツク信号の期間の前半
   で、前記１対の制御装置の第１のものにより与
   えられた第１の同期信号を検出する第１の縁部
   検出装置と、 (c) 前記期間の前記前半で、前記１対の制御装置
   の第２のものにより与えられた第２の同期信号
   を検出する第２の縁部検出装置と、 (d) 前記第１の同期信号が位相において前記第２
   の同期信号に先行するならば、前記対の制御装
   置の前記第１のものを消勢し、前記第１と第２
   の同期信号が同一位相にあるならば前記対の制
   御装置の前記第１のものを付勢するため前記期
   間の後半において前記第１の縁部検出装置に応
   答する第１の付勢論理装置と、 (e) 前記第２の同期信号が位相において前記第１
   の同期信号に先行するならば前記対の制御装置
   の前記第２のものを消勢し、前記第１と第２の
   同期信号が同一位相にあるならば前記対の制御
   装置の前記第２のものを付勢するため前記期間
   の後半で前記第２の縁部検出装置に応答する第
   ２の付勢論理装置とを設けることを特徴とする
   システム。 ２ システム・クロツク信号の同じ期間内でデー
   タ文字と表示属性文字の両者を含む２進文字情報
   ストリームをビデオ表示システムに対して与える
   論理制御システムにおいて、 (a) 前記システム・クロツク信号に応答する第１
   の対のANDゲートと、 (b) 前記システム・クロツク信号に応答する
   NANDゲートと、 (c) データ文字バイトを記憶し、前記システムク
   ロツク信号のクロツク速度で第１の同期信号を
   与えるため前記第１の対の第１のものからクロ
   ツクを受取る第１のCRT制御装置と、 (d) 表示属性文字バイトを記憶し、前記第１の同
   期信号のクロツク速度ではあるが同期してはい
   ない第２の同期信号を与えるため前記第１の対
   の第２のものからクロツク信号を受取る第２の
   CRT制御装置と、 (e) 前記システム・クロツク信号に応答する反転
   論理装置と、 (f) 前記第１の同期信号を受取り、前記反転論理
   装置に応答する第１のＤタイプ・フリツプフロ
   ツプと、 (g) 前記第２の同期信号を受取り、前記反転論理
   装置に応答する第２のＤタイプ・フリツプフロ
   ツプと、 (h) 前記第２と第１の同期信号にそれぞれ応答す
   る第１と第２のNANDゲートと、 (i) 前記第１のＤタイプ・フリツプフロツプの否
   定出力と前記第１の同期信号と前記第１の
   NANDゲートに対しその第１のものを応答さ
   せ、又前記第２のＤタイプ・フリツプフロツプ
   の否定出力と前記第２の同期信号と前記第２の
   NANDゲートに対しその第２のものを応答させ
   る第２の対のANDゲートと、 (j) 前記第２の対の前記第１のものからのＪ入力
   および前記第１のNANDゲートからのＫ入力を
   受取り、付勢制御信号を前記第１の対の前記第
   １のものに対し与えるため前記反転論理装置に
   応答する第１のＪ−Ｋフリツプフロツプと、 (k) 前記第２の対の第２のものからのＪ入力信号
   と前記第２のNANDゲートからのＫ入力信号を
   受取り、付勢制御信号を前記第１の対の前記第
   ２のものに対して与えるため前記反転論理装置
   に応答する第２のＪ−Ｋフリツプフロツプとを
   設けることを特徴とするシステム。 ３ システム・クロツク信号の同じ期間内でビデ
   オ・データ文字バイトと表示属性バイトを挿入
   し、データ転送速度に対する影響を最小限度に抑
   えながら２進ビデオ情報ストリームをCSTスク
   リーンに対して与える方法において、 (a) 前記システム・クロツク信号の期間の前半
   で、ビデオ・データ文字バイトを記憶した第１
   のCRT制御装置からシステム・クロツク速度
   で発された第１の同期信号を感知し、 (b) 前記期間の前記前半で、表示属性バイトを記
   憶した第２のCRT制御装置から前記システム
   クロツク速度で発された第２の同期信号を感知
   し、 (c) 前記期間の後半で、前記第１と第２の同期信
   号が同一位相にある場合前記第１と第２の
   CRT制御装置を付勢することにより、前記シ
   ステム・クロツク信号の次に生じる期間におい
   て自走するよう前記第１と第２のCRT制御装
   置を解放し、 (d) 前記期間の前記後半において、前記第１と第
   ２の同期制御信号が同一位相にない場合前記第
   １と第２のCRT制御装置の１つを消勢するこ
   とにより、前記システム・クロツク信号の次に
   生じる期間の前半において前記第１と第２の同
   期信号の最初の発生を凍結し、 (e) 前記CRTスクリーン上に各行のビデオ情報
   を表示させるため拡張されたフイールドの表示
   属性を与えるよう前記各工程(a)乃至(d)を反復す
   ることからなることを特徴とする方法。