JPS6161306B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に関し、特に種々の装
置構成要素を接続するチヤンネル又は入出力イン
ターフエースに関する。

さらに本発明は送信及び受信回路に関し、この
回路はデータ処理装置の２つのユニツト又はエレ
メント間のインターロツクされた信号を二方向に
交換する信号接続線によつて行い得るようにする
ものである。

本明細書において、「インターロツク」とは、
複数のユニツトの動作を相互に依存させてそれら
の動作を適切に調整できるようにユニツトを制御
することである。より端的に言えば、現在処理中
の操作が完了するまでの次の操作を開始できない
ように装置をロツクすることである。ここで「イ
ンターロツクされた信号」とは、第１の信号を送
つた先から、その信号を受け取つた旨の応答をま
ず受けてからでないと第２の信号は送られないよ
うにされている信号をいう。

一般にデータ処理装置はそれぞれ独自の機能を
もつ複数のユニツトとして例えば中央処理装置、
動作メモリ、周辺機器を有し、それらのユニツト
を１組の伝送線によつて接続し、この１組の伝送
線を介して複合的な電気信号系を交換する。各信
号はその伝送に使用される伝送線によつて固有の
意味をもつ。

伝送線及び信号の組合せはすべて当該信号に応
じて電気的、論理的に順次進む特性をもち、接続
用インターフエースと呼ばれている。イタリア国
特許出願第22812A／74号（1974年５月16日出
願）及び第27258A／74号（1974年９月13日出
願）は、データ処理装置の異なるユニツト間の接
続用インターフエースのいくつかの例を開示して
いる。実施例として記載されているこれらのイン
ターフエースは適当な数の伝送線（数＋のオーダ
ーの数でなる）を情報伝送のために具えている。

インターフエースは２進コードデータをユニツ
トＡからユニツトＢへ伝送するための例えば８本
の第１の伝送線群と、２進コードデータをユニツ
トＢからユニツトＡへ伝送するための例えば８本
の第２の伝送線群と、制御信号を１のユニツトか
ら他のユニツトへ伝送するための予定数の制御線
と、アドレス信号を１のユニツトから他のユニツ
トへ伝送するための一定数のアドレス線と、伝送
すべき情報を伝送するための一定数の情報信号線
と、タイミング信号を伝送するための一定数のタ
イミング信号線とを含んでなる。

このように多数のインターフエースのための信
号線を必要とするために、ケーブル自体の寸法及
び価格や、ケーブル接続点（すなわちコネクタ及
び電気的制御回路）の大きさ及び価格が膨大にな
るために、価格の点及び占有空間の点に問題があ
る。従つて従来長い間これらの不都合を最も効果
的に解決しようとする試みがなされて来た。例え
ば、信号線群は２進コードを伝送するために用
い、この２進コードの意味を所定の信号線に信号
かつ伝送されたことによつて定義する。同じグル
ープの線についてはその１つがデータ、制御信号
及びアドレスを伝送し、情報の性質は、所定の信
号線に信号が伝送されたときデータとしての情報
の意味を表わし、また他の信号線に信号が伝送さ
れたとき制御用指令信号としての情報の意味を表
わす。

さらに情報を表わす信号は同じ情報に対するタ
イミング信号としても用いられ、これにより必要
な信号線の数をかなり低減できた。最近では、必
要な時はいつでも同じ信号線を使つて二方向に情
報を伝送するようにする考え方が導入されて来
た。

例えば２進コードデータ用の一群の信号線はユ
ニツトＡからユニツトＢへ情報を伝送するために
使用される。

しかしこの伝送は同時にできるのではなく、干
渉を生じさせないように時分割で実行されなけれ
ばならない。このためには一方向信号線がなけれ
ばならず、これにより各ユニツトは情報を伝送す
るための一方向信号線を使用している他のユニツ
トへ接続されており、かくすることにより干渉を
回避できる。

この種の二方向信号線のインターフエースの例
は、分離している系の相互接続に関して、大規模
集積回路で構成されたデータ処理ユニツト、すな
わちマイクロプロセツサに見出すことができる。
この場合１つ以上のマイクロプロセツサ間の相互
接続は一般に二方向伝送路によつて行われる。

しかし注意すべきは、この場合に所与の一方向
に交換された情報と、他方向に交換された情報と
の間には関連がなく、常に互いに独立の情報であ
るということである。

これに対して、伝送されるべき情報が相互に独
立であつて、しばしばインターロツクされたとき
には常に、分離信号線を用いるようにされてい
る。

２つのユニツト間をインターロツクして対話す
る例としては、上述の米国特許出願の外下記の米
国特許に開示されたものがある。インターロツク
による対話の例は米国特許第3303476号の第４ａ
図のタイミングチヤートによつて与えられてい
る。このタイミングチヤートにおいて注意すべき
は、出力中央ユニツトは信号線SELECT OUTの
信号を論理レベル「１」に立上げることである。
この信号を受信ユニツト又は周辺ユニツトに受け
たとき、周辺ユニツトは応動して論理レベルが
「１」の信号を信号線SELECT INに伝達する。
この信号を中央ユニツトが受けたとき、信号線
SELECT OUTの信号は論理「０」レベルに立下
る。

信号線SELECT OUTが論理レベル「０」にあ
ることを周辺ユニツトが検知すると、信号線
SELECT INの信号は同様に論理レベル「０」に
立下る。そこで、２つの信号線SELECT OUT及
びSELECT INは二方向のインターロツクされた
情報の交換を可能ならしめるのである。

インターロツクされた対話の他の例は同じ図面
について見出し得、例えば２本の信号線
SERVICE OUT及びSERVICE IN間の信号の交
換、又は２本の信号線STATUS IN及び
SERVICE OUT間の信号の交換、さらに２本の
信号線ADDRESS IN及びCOMMAND IN間の信
号の交換がそれである。

インターロツクされた対話状態にある２本以上
の信号線から２本の信号線を用いることができれ
ば、伝送される情報に対して特定の意味を与える
ことができるし、また情報の交換がなされた特定
の状態を識別することができ、従つて非常に有効
である。しかしこのことは信号線の数を増大させ
るし、送信、受信論理を非常に複雑にしてしま
う。

これに対して回路側からみれば、互いに独立の
信号線対によつてインターロツクの情報交換を行
う上述の論理を単純にすることが望ましい。しか
しこのことはインターフエースにある信号線の数
をかなり増大させる結果になる。

この不都合は、本発明によるインターロツクさ
れた信号の二方向伝送回路によつて除去すること
ができる。本発明は信号を二方向に伝送するにつ
きただ１本の信号線を必要とするだけであり、論
理的に伝送及び受信する回路を格段的に単純化し
かつ価格を低減させる。

この特徴及びその他の特徴は以下図面と共に本
発明の実施例を説明するところから明らかになる
であろう。

第１図はインターロツクされた信号を二方向に
伝送する回路の望ましい実施例を示している。こ
の回路は破線を附した２つのブロツクCP及びPU
でなる２つのデイジタルデータ処理ユニツト又は
装置を接続するための情報交換信号線１を有す
る。これら２つのユニツトは、情報交換インター
フエースを構成するように信号線１及び２によつ
て互いに接続されている。これらの信号線の少く
とも１つは明らかに、他の信号線によつて形成さ
れる他の回路に対する接地線又は電気的帰還線と
して用いられている。

具体的な実施例を述べるために、ユニツトCP
が中央処理装置であり、ユニツトPUはこの中央
処理装置CPによつて制御される周辺ユニツトで
あると仮定する。また具体的実施例の場合、信号
線１は中央処理装置CPから周辺ユニツトPUにタ
イミング信号SERVICE OUTを伝送するために
使用されており、データとして他の信号線にある
情報を表わしているものとする。またこの信号線
１は周辺ユニツトPUから中央処理装置CPへ信号
SERVICE INを伝送するために使用され、上述
の米国特許又は米国特許出願において述べられて
いるように情報（インターロツクされた信号
STO及びSTI）を受取つたことを確認するものと
する。

信号線１は適当な電圧源＋Ｖに抵抗Ｒを介して
接続されている。

中央処理装置CP側において、信号線１は「オ
ープンコレクタ」形のインバータ回路３の出力端
と、インバータ受信回路４の入力端とに接続され
る。信号線１の周辺ユニツトPU側は「オープン
コレクタ」形であつてインバータ回路５の出力端
と、インバータ受信回路６の入力端とに接続され
ている。ここでインバータ回路３及び５のような
「オープンコレクタ」形のノツトインバータは、
TTLバイポーラ回路で構成されているもので、
例えばテキサスインスツルメント社（Texas
Instruments）のコード番号SN554H05（商品
名）の回路によつて作られている。これらの回路
は正論理レベル（すなわち適当な正電圧）の入力
信号を受けると、出力端が導通状態のトランジス
タを通じて接地に接続される。これに対して入力
端に「０」論理レベルの信号（実質的に入力電圧
が０（Ｖ）になる）が与えられると、出力端は絶
縁されて出力端に接続された外部電圧源によつて
加えられている電圧（第１図においてこの電圧は
＋Ｖと表わされている）に立ち上り、このとき他
の接地への接続を絶つ。

これに対してインバータ受信回路４及び６はそ
れ自体公知の、例えばテキサスインスツルメント
社のコード番号SN54H04でなるTTLノツト形回
路又は高ノイズ対策形の回路で構成され、線信号
受信回路の機能を果すように設計されている。こ
れらの回路は比較的高い入力インピーダンスを有
する。従つて信号線１はノツト回路３及び５が共
に「０」論理レベルの入力信号を受けたときに限
つて論理レベル「１」（正電圧＋Ｖ）になること
に注意すべきである。２つのノツト回路３及び５
のいずれか一方は接地ライン（すなわち「０」論
理レベル）に対して論理レベル「１」の入力をも
つ。

伝送回路は信号線及びインバータ３，４，５，
６に加えて、２つのＤ−フリツプフロツプ回路
７，８を含み、この回路が正の立上り縁によつて
附勢される。

これらのフリツプフロツプ回路は集積回路とし
て市販されているもので、例えばテキサスインス
ツルメント社のコード番号SN54H74（商品名）
を使用し得る。これらの回路はダイレクト入力端
２と、プリセツト入力端PRESETと、クリア入
力端CLEARと、タイミングすなわちクロツク入
力端CKと、２つの出力端及びＱとを有する点
に特徴がある。

「０」論理入力パルスがクリア入力端CLEAR
に与えられるとフリツプフロツプ回路はリセツト
モードにセツトし、Ｑ出力端に論理「０」レベル
の出力が得られ、かつ出力端に論理「１」レベ
ルの出力が得られる。

論理「０」レベルのパルスがリセツト端
RESETに供給されると、フリツプフロツプ回路
はＱ出力端に論理レベル「１」を送出すると共に
出力端に論理レベル「０」を送出する。

クロツク入力端に与えられるパルスはその立上
り縁によつてパルスが与えられる直前のＱ入力端
の論理レベルが立上り時間の間にＱ出力端に伝送
され、Ｄ入力端の論理レベルが反転されて出力
端に伝送される。フリツプフロツプ回路に関する
他の特性及び詳細は製造業者の技術シートに明ら
かにされている。

二方向伝送回路は２つのアンドゲート９，１０
と、２つのオアゲート１１，１２と、２つのノツ
ト回路１３，１４とでなる。ノツト回路１３，１
４は上述のテキサスインスツルメント社で市販し
たコード番号SN54H04のものでなる。またアン
ドゲート９，１０はテキサスインスツルメント社
のコード番号SN5408のものを適用し得、オアゲ
ート１１及び１２はテキサスインスツルメント社
のコード番号SN5432のものを適用し得る。

第１図から分るように、２つの入力アンドゲー
ト９の一方の入力端には論理レベルが「１」の電
源に常に接続されており、他方の入力端にフリツ
プフロツプ回路７の1出力が接続されている。
同様に２入力アンドゲート１０の一方の入力端に
は論理「１」の電源が接続され、他方の入力端に
フリツプフロツプ回路８の_２出力が接続されて
いる。アンドゲート１０の出力はフリツプフロツ
プ回路８のD₂入力端に接続されている。

２入力オアゲート１１は出力をフリツプフロツ
プ回路７のクロツク入力CK₁に接続されている。
オアゲート１１の一方の入力端にはノツト回路１
３の出力が接続され、このノツト回路１３の入力
端にノツト回路４の出力が接続されている。オア
ゲート１１の他方の入力端は信号線１７に接続さ
れ、この信号線１７は論理ブロツク１５からの所
定のタイミング信号を受ける。

論理ブロツク１５は全体として中央処理装置
CPの論理を表わすもので、伝送回路へ信号を送
り、伝送回路から信号を受ける。ここで中央処理
装置の構成は本明の理解のためには必要ではない
ので、省略する。

端子１９〜２４によつて中央処理装置は伝送回
路と交信する。すなわち、端子１９を通じて論理
レベル「１」のクロツクパルスを送出し、端子２
０を通じて論理レベル「０」のプリセツトパルス
をフリツプフロツプ回路７へ送出し、端子２３を
通じて論理レベル「０」のクリアパルスをフリツ
プフロツプ回路７へ送出し、端子２１を通じてフ
リツプフロツプ回路７の_１出力端の信号を受
け、端子２２を通じてフリツプフロツプ回路７の
Q₁出力端の信号を受け、端子２４を通じてノツ
ト回路４の信号（この信号は信号線１に生じる論
理レベルの否定論理レベルをもつ）を受ける。

またフリツプフロツプ回路７のQ₁出力はノツ
ト回路３の入力端に接続されている。

同様の接続が周辺ユニツトの側にも見出され
る。ブロツク１６で示されている周辺ユニツトの
論理は、本発明の目的を越えるので説明はしない
が、端子25〜30を通じて伝送回路に接続されてい
る。すなわち、端子３０を通じてオアゲート１２
の一方の入力端にクロツクパルスを与える。オア
ゲート１２の出力はフリツプフロツプ回路の入力
端子CKに接続されている。また端子２９を通じ
てフリツプフロツプ回路８へクリアパルスを送出
し、端子２６を通じてフリツプフロツプ回路８へ
リセツトパルスを送出し、端子２７を通じてフリ
ツプフロツプ回路８の_２出力に生じる信号を受
け、端子２８を通じてフリツプフロツプ回路８の
Q₂出力端に生じる信号を受け、端子２５を通じ
て受信回路６の出力端に生じる信号（この信号は
信号線１に生じた論理レベルを反転した論理レベ
ルをもつ）を受ける。

中央処理装置CPの側で示したと同様にノツト
回路６の出力はノツト回路１４の入力端に接続さ
れ、このノツト回路１４の入力端がオアゲート１
２の一方の入力端に接続されている。

同様にしてフリツプフロツプ回路８の_２出力
はノツト回路５の入力端に接続されている。

以上の説明から明らかなように、伝送回路は全
く対称であり、換言すれば同じ回路要素が中央処
理装置CPの側と、周辺ユニツトPUの側とに設け
られている。そこで相互に接続された２つのユニ
ツト間の役割は互に交換させることができ、換言
すれば２つの頭脳ユニツトを接続してその制御ユ
ニツトを交換することができ、これらのユニツト
として情報の伝送の開始に応動できるユニツトで
構成させることができる。この点については後述
する。

第１の実施例の場合は、中央処理装置CPは信
号線１上に信号が伝送され始めたときこれに応動
し、これに対して周辺ユニツトPUは能動的にな
り得ない受動的な従属ユニツトでなり、信号線１
上に生じた信号に応動するだけになる。このよう
な条件下で、ターンオフすると中央処理装置CP
は始動信号を端子２３を通じてフリツプフロツプ
回路７のクリア入力端子に与えて未だリセツトさ
れていなければこれをリセツトする。

これに対して従属ユニツトPUはターンオンす
ると、始動信号を端子２６を通じてフリツプフロ
ツプ回路８へ与え未だセツトされていなければこ
れをセツトする。

ここで、上述の二方向伝送回路の動作を第２図
のタイミングダイアグラムと共に述べる。

今フリツプフロツプ回路７がリセツト状態にあ
り、フリツプフロツプ回路８がセツト状態にある
とすると、信号線１上に生じた論理レベルは、ノ
ツト回路３が入力端に論理レベル「１」の信号を
受けて出力が接地状態にあるために、端子３１及
び３２の論理レベルが共に「０」となる。

従つて初期状態は次のようになつている。F₁
はノツト回路１３の出力端に生じた論理レベルを
表わし、論理「０」となる。実際にはこの信号は
信号線１に生じた信号を２つの反転回路を介して
到来する。CT₁はタイミング端子に生じた論理レ
ベル「０」となる。CKはフリツプフロツプ回路
７のクロツク入力に生じた論理レベル「０」とな
る。D₁はフリツプフロツプ回路７のD₁入力端に
生じた論理レベル「１」となる。_１はフリツプ
フロツプ回路７の_１に表われる論理レベルとな
る。３１は信号線１の端子３１に生じた論理レベ
ル「０」となる。３２は信号線２の端子３２に生
じた論理レベル「０」となる。_２はフリツプフ
ロツプ回路８の_２出力に生じた論理レベルとな
る。CK₂はフリツプフロツプ回路８のクロツク入
力端に生じた論理レベル「０」となる。D₂はフ
リツプフロツプ回路８のD₂入力端に生じた論理
レベル「０」となる。F₂はノツト回路１４の出
力端に生じた論理レベル「０」となる。最後に
CT₂はタイミング端子３０に生じた論理レベル
「０」となる。

初期の時点T₀において、中央処理装置CPの論
理回路１５は、例えばある情報が信号線２のいず
れかに出されたことを周辺ユニツトPUに知らせ
るために、は論理レベル「１」のクロツクパルス
CT₁を発生する。この信号はオアゲート１１を通
じて伝送され、その出力端に伝達時間に相当する
僅かな遅れをともなつて現われる。このとき信号
CK₁は論理レベル「１」に立上る。

タイミングダイアグラムにおいて信号CT₁の前
縁から信号CKの後縁に引いた矢印は２つの信号
の相互関係及び順序を示している。同じことは上
述のダイアグラムに示された他の矢印についても
言い得る。

信号CKの前線はフリツプフロツプ回路７をそ
のセツト時間に相当する遅れをともなつてセツト
する。このときこのフリツプフロツプ回路の_１
出力は論理レベル「０」になる。その結果（アン
ドゲート９の伝達時間に基づく遅れの後に）フリ
ツプフロツプ回路７のＤ入力に供給された入力信
号D₁は「０」になり、同時に曲線３１に示す如
く信号線１の入力信号３１は論理レベル「１」に
なる（ノツト回路３の伝達時間による遅れをとも
なつて）。

端子３１を論理レベル「１」に切換えたことに
より、信号F₁は論理レベル「１」となる（２つ
の縦続接続されたノツト回路４及び１３を通じて
の伝達時間に基づく遅れをともなつて）、一方信
号F₁が論理レベル「１」に切換つたことはフリ
ツプフロツプ回路７のクロツク入力端には影響を
与えず、フリツプフロツプ回路７は信号CT₁が存
在することにより論理レベル「１」のままとな
る。

同時に論理ユニツト１５の端子２４の信号が論
理レベル「０」となる。これは、周辺ユニツト
PUに向うコール又はタイミング信号（例えば冒
頭で述べた信号STO）が周辺ユニツトPUへ送ら
れていたことを確認するために論理ユニツト１５
によつて用いられる。この曲線３１に示す信号
は、前縁が論理レベル「１」になつており、信号
線１に沿つて伝達し、この信号線の伝達時間（す
なわちその長さ）に応じた遅れTPの後に端子３
２に到達する。

端子３２の論理レベルが「１」になると、ノツ
ト回路６及び１４の伝達時間に基づく遅れをとも
なつて信号F₂が論理レベル「１」となる。従つ
てオアゲート１２の伝達時間による遅れをともな
つて信号CKが論理レベル「１」となり、フリツ
プフロツプ回路８をリセツトする。そこで_２信
号が論理レベル「１」になる（フリツプフロツプ
回路８のリセツト時間によつて決まる信号CK₂の
遅れをともなつて）。

周辺ユニツトPUの周辺論理回路１６におい
て、入力信号２５が論理レベル「１」に切換わ
り、端子２７の_２信号が論理レベル「１」に切
換わり、かつ端子２８のQ₂信号が論理レベル
「０」に切換わると、これが中央処理装置１５か
らコール信号を受取つたこと（信号STOを受取
つたことと等価である）の確認に用いられる。

インターロツク時の対話中にコール信号はアン
サー信号（例えば信号ST₁）で答えられる。本発
明に依る回路においては、アンサーバツクは自動
的に同じ信号線に与えられる。

その後、フリツプフロツプ回路８をリセツトす
れば出力端_２が論理レベル「１」になり、従つ
てノツト回路５の出力端は接地され、端子３２は
論理レベル「０」になる。その結果信号F₂及び
CK₂は伝達時間に基づく遅れとともに論理レベル
「０」になり、信号線１は接地すなわち論理レベ
ル「０」になる。

信号線１の論理レベル「０」への切換えは、信
号線の伝達時間TPに等しい時間の間に生じ、最
後には信号の立下り縁が端子３１に到達し、遅れ
をともなつて信号F₁及びCK₁を論理レベル「０」
に立下げる。

ここで、伝送過程における駆動パルスCT₁の立
上り区間を非常に短かいと仮定すると、このパル
スはすでに消失していることになる。

論理ユニツト１５の入力端２４は論理レベル
「１」になる。この情報は周辺ユニツトがユニツ
ト１５から送出されたコール信号を受けたことを
確認するために用いられるが、この場合は周辺ユ
ニツトPUのアンサー信号であると解する必要は
ない。

ここで、１本以上の信号線についてインターロ
ツク時の対話が行われている場合には、中央処理
装置CPからのコールに応じて実行する必要があ
る動作の全てを周辺ユニツトPUによつて完了し
た時だけに、アンサー信号が送られる。かかる動
作を行うに必要な時間が第２図において実行時間
TEXとして示されている。例えば予定のレジス
タをロードし又はロードせずに、他のインターフ
エース信号線２上に情報を与えるに必要な時間と
して用い得る。

これらの動作が、フリツプフロツプ回路８がリ
セツトされて出力_２が時間区間TEXの経過後
すなわち時点T₁において論理レベル「１」にな
つた時（この時点は第２図のタイミングダイアグ
ラムにおいて星印をつけて示されている）に開始
する場合には、論理ユニツト１６はクロツクパル
スCT₂を出力して信号線１のアンサー信号を発生
させ、中央処理装置CPの要求した動作を周辺装
置PUが完了したことを装置CPに知らせる。

信号CT₂が論理「１」に切換わると、信号CK₂
を「１」に切換えさせ、従つてフリツプフロツプ
回路８をセツトさせる。従つて信号_２は信号
D₂と同じ論理レベル「０」になる。逆に、端子
３２は信号F₂と同じ論理レベル「１」となり、
その前縁は、端子３１が論理レベル「１」になる
まで、伝達時間TPをかけて信号線１に沿つて伝
達する。

その結果信号F₁は信号CK₁と同じ論理「１」と
なり、従つてフリツプフロツプ７は、信号D₁
（入力端子Ｄの入力）が論理レベル「０」になつ
てリセツトされる。このとき_１出力は信号D₁
と同じ論理レベル「１」になり、端子３１は論理
レベル「０」に戻る。その結果信号F₁及びCK₁は
共に「０」になり、全ブロツクCPは原状態に戻
り、定常状態になる。

信号線１の信号の後縁は時間TPの間に端子３
１から端子３２へ進行し、端子３２で信号F₂及
びCK₂を立下らせる。この時同時に周辺ユニツト
PUは原状態にリセツトされる。

上述の手順を要約すれば次のようになる。

(A) 中央処理装置CPが信号線１の信号のレベル
を立上げることによつて周辺ユニツトPUに対
してコール信号を送る。

(B) 周辺ユニツトPUは信号線１の信号のレベル
を立下げることによつてコール信号を受信した
ことを確認し（信号SERVICE OUTについ
て）、自分自身を動作状態にセツトする（フリ
ツプフロツプ回路８をリセツト状態にする）。

このことは従来の装置では実行されておら
ず、１つの技術情報を開示している。すなわち
フリツプフロツプ回路７の状態を全く変化させ
ないで、このフリツプフロツプ回路を中央処理
装置CPによつて必要に応じて使うことができ
る点がそれである。

さらに必要な動作が完了した時、周辺ユニツ
トPUは信号線１の信号レベルを立上げること
によつて確認信号を送り、自分自身を原状態に
リセツトする（フリツプフロツプ回路８をセツ
ト状態にする）。このことは信号SERVICE IN
を伝送することに相当する。

(C) この信号を受信した時、中央処理装置CPは
信号線１の信号レベルを引下げることによりそ
のインターフエース回路を信号線１によつて制
御して原状態にリセツトする。このことは信号
SERVICE OUTをリセツトすることに相当す
る。

(D) 信号線１の信号レベルが立下つた時、周辺ユ
ニツトPUはその原状態に戻る。このことは信
号SERVICE INのリセツトに相当する。この
ようにしてただ１本の信号線によつて２つのユ
ニツト間のインターロツク中の対話を実行し得
る。

ここで注意すべきは、伝送回路が完全に対称
であり、２つのユニツトの論理送信受信回路が
同一なことである。このことは２つの対話ユニ
ツト間の役割を効果的に交替できることを意味
している。

前述においては、中央処理装置CPが制御ユニ
ツトであり、かつ周辺ユニツトPUが被制御ユニ
ツトであると仮定して、中央処理装置CPのフリ
ツプフロツプ回路７が初期状態でセツト状態にあ
り、これに対して周辺ユニツトPUのフリツプフ
ロツプ回路８が初期状態でリセツト状態にあると
して述べた。この役割を逆にするためには、２つ
のフリツプフロツプ回路の初期状態を逆にすれば
十分であり、こうすれば上述の対話過程の実行を
なさしめることができ、この対話においては周辺
ユニツトPUが対話を行わせる制御ユニツトとな
る。もし回路を完全に対称にできない場合には、
本発明に依るインターロツクされた信号の二方向
伝送回路を単純な方法で適用すれば良く、かくし
てインターロツク時の対話をさらに一段と対称的
な形で実行できる。

この実施例を第３図に示す。実施例の説明をす
るに当つて、記憶サイクルを、同じメモリを同時
にアクセスすることができるようないくつかの処
理装置に、分割するために、実施例では従来の回
路を用いている。

第３図において、破線で囲んだ２つのブロツク
P₁及びP₂は２つの処理装置を表わしており、破線
で囲んだブロツクMM′は両処理装置P₁及びP₂に
よつて読出し、書込み動作をアクセスされるメモ
リユニツトを表わしている。なおこの構成におい
て、処理装置の数はもつと多くの数に拡大しても
良いものである。

本発明の理解のために、インターフエース回路
だけが処理装置及びメモリ内に示されている。

この回路は次の構成を含んでいる。先ず処理装
置１内に、第１図のフリツプフロツプ回路７と同
種かつ等価なフリツプフロツプ回路４０と、入力
端がフリツプフロツプ回路４０の_４出力に接続
され、出力端が信号伝送線４３（端子４４を通じ
てメモリMMに接続されている）の入力端４２に
接続されたインバータ駆動回路４１と、入力端を
端子４２に接続され、出力端をフリツプフロツプ
回路４０のクツク入力端子CK₄に接続してなるイ
ンバータ受信回路４５と、第１図の論理ブロツク
１５と等価な論理ブロツク１４０とを含んでな
る。

要素４１及び４５は第１図の要素３及び４と等
価である。

また次に、処理装置２（処理装置１の構成と同
じ構成を有する）内に、フリツプフロツプ回路５
０と、インバータ駆動回路５１と、インバータ受
信回路５５と、論理ブロツク１５０とを含んでな
る。

伝送線５３は端子５２及び５４によつて第２の
処理装置をメモリに接続する。伝送線４３及び５
３はそれぞれ抵抗R₁及びR₂を介して正の電圧源
＋Ｖに接続される。

メモリMM′において端子４４はインバータ受
信回路４６（第１図の要素６と等価である）の入
力端に接続され、またインバータ駆動回路４７
（第１図の要素５と等価である）の出力端に接続
されている。同様に端子５４はインバータ受信回
路５６の入力端に接続され、またインバータ駆動
回路５７の出力端に接続されている。

ノツト回路４６及び５６の出力はノアゲート７
３及び１７３によつてそれぞれフリツプフロツプ
回路４８及びフリツプフロツプ５８（第１図のフ
リツプフロツプ回路８と同じ型のものでなる）の
Ｄ入力端に接続されている。回路７３及び１７３
は第２の入力端に信号MEMBUZを受ける。この
信号が論理レベル「１」のとき、このことはメモ
リがビジーであり、さらにアクセスのリクエスト
をできないことを意味している。

フリツプフロツプ回路４８のダイレクト出力端
Q₈はフリツプフロツプ回路６０のＤ入力端に接
続され、またフリツプフロツプ回路５８のダイレ
クト出力端Q₉はアンドゲート５９によつてフリ
ツプフロツプ回路７０のＤ入力端に接続されてい
る。

２入力アンドゲート５９は第２の入力端にフリ
ツプフロツプ４８の出力信号_８を受ける。従つ
て常時は論理レベル「０」にあるアンド回路５９
の出力信号は、次の状態が生じたとき論理レベル
「１」に立上る。

(A) フリツプフロツプ回路５８がセツト状態にあ
る。

(B) フリツプフロツプ回路４８がリセツト状態に
ある。

後者の状態が生じたとき、すなわちフリツプフ
ロツプ回路４８がリセツト状態になれば、このこ
とはメモリにアクセスするために処理装置P₁から
出される未処理のリクエストがなく、従つて処理
装置P₁は処理装置P₂より優先する。

一般に、優先順位が低いＮ型の処理装置の場
合、第ｎ番目の処理装置（ここで１＜ｎＮ）か
らのリクエストは、第ｎ番目の処理装置より高い
優先順位をもつ第（ｎ−１）番目の処理装置によ
つてより高い優先順位のリクエストがないことに
基づいてなされる。

フリツプフロツプ回路６０及び７０のダイレク
ト出力端Q₆及びQ₇はそれぞれインバータ及び駆
動回路４７及び５７に接続されている。これらは
また（処理装置の数Ｎが２より大きい場合に、フ
リツプフロツプ回路６０及び７０と等価な他のフ
リツプフロツプ回路のダイレクト出力につい
て）、ノアゲート６１の入力端に接続され、ノア
ゲート６１の出力がフリツプフロツプ回路７１の
セツト入力端に接続されて、論理レベル「０」に
なつたときフリツプフロツプ回路７１をセツトす
る。

フリツプフロツプ回路７１はメモリサイクルを
開始させるのに用いられ、そのＱ出力は、メモリ
アクセスに対するリクエストが確認されてメモリ
アクセスサイクルが開始されたとき、論理レベル
「１」の信号MEMBUZを発生する。フリツプフロ
ツプ回路７１は本発明の説明には必要がないので
図示していない回路によつて各メモリサイクルの
終端でリセツトされる。

またノア回路の出力端はフリツプフロツプ回路
４８及び５８にとどまらず、他の処理装置の他の
等価な受信インバータ回路の出力端と一緒に、オ
ア回路６２の入力端に接続されている。オアゲー
ト６２の出力はワンシヨツト回路７２（例えばテ
キサスインスツルメント社のSN54122のような）
の入力端に接続され、このワンシヨツト回路は入
力信号の前縁の適当な区間の正の出力パルスを発
生する。

ワンシヨツト回路７２の出力端は、３つのタツ
プC₁，C₂及びC₃を有するタツプ型の遅延線７４
に接続される。タツプC₁はフリツプフロツプ回
路４８及び５８のクロツク入力端に接続される。
タツプC₂はフリツプフロツプ回路６０及び７０
のクロツク入力端に接続される。タツプC₃はイ
ンバータ１７４によつてフリツプフロツプ回路４
８，５８，６０及び７０のリセツト入力に接続さ
れる。

図示を簡略にするために、これらの接続の全部
は図示していない。第４図のタイミングダイアグ
ラムについて、この二方向伝送システムの動作を
説明する。

処理装置P₁がメモリMMに対するアクセスを要
求する場合は、処理装置P₁が論理ブロツク１４０
によつて発生されかつフリツプフロツプ回路４０
の入力端に供給された信号RC₁によつてフリツプ
フロツプ回路４０をセツト状態に動作させる。

フリツプフロツプ回路４０のQ₄出力は曲線Q₄
に示す如く論理レベル「０」になる。その結果最
初は論理レベルが「０」であつた端子４２は曲線
４２に示す如く論理レベル「１」になる。フリツ
プフロツプ回路６０が最初リセツト状態にあると
すれば、駆動回路４７の出力は論理レベル「１」
に相当する開放状態になる。従つてフリツプフロ
ツプ回路４０のクロツク入力CK₄に供給された信
号は曲線CK₄に示す如く論理レベル「０」とな
る。

信号線４３の信号の前縁は曲線４４に示す如く
時間TPの経過後端子４４に進行し、インバータ
４６の出力を論理レベル「０」に立下げる。

従つて信号MEMBUZがないか又はこの信号が
論理レベル「０」となると、ノア回路７３の出力
は論理レベル「０」となり、これによりオア回路
６２によつてワンシヨツト回路７２を駆動する。

ワンシヨツト回路７２が駆動すると、遅延線７
４の動作が開始され、パルスC₁が発生する。こ
のパルスは、フリツプフロツプ回路４８及び又は
他の等価なフリツプフロツプ回路、例えばフリツ
プフロツプ回路５８のＤ入力が論理レベル「１」
のとき、これらの回路をセツトする。

従つてフリツプフロツプ回路４８のダイレクト
出力端Q₈の信号が曲線Q₈に示す如く論理レベル
「１」になる。

これと同時に、出力端_８が論理レベル「０」
になつてアンドゲート（処理装置が２つ以上の場
合は他の等価な回路）を閉じ、これにより処理装
置P₂によつて送出された中断リクエスト（優先順
位が低い他の処理装置によつて送出され得る）を
確認できなくなる。

フリツプフロツプ回路４８がセツト状態にセツ
トされると、論理レベル「１」の信号をフリツプ
フロツプ回路６０の「Ｄ」入力端に供給させ、フ
リツプフロツプ回路６０がそのクロツク入力端に
パルスC₂を受けたときこの回路６０をセツトさ
せる。

フリツプフロツプ回路６０のダイレクト出力端
Q₆は論理レベル「１」となつて曲線PR₁に示す如
き信号PR₁を発生し、この信号PR₁がノア回路６
１を介してフリツプフロツプ回路７１をセツト
し、また駆動インバータ回路４７によつて端子４
４を論理レベル「０」に立下げる。一方において
信号MEMBUZは論理レベル「１」になり、他方
において駆動回路４７の出力端及び端子４４が論
理レベル「０」になるのに対して、受信インバー
タ回路４６が論理レベル「１」に立上る。

同時に論理レベル「０」の状態が、信号線４３
を通つて端子４４から端子４２へ伝達時間TPだ
け遅れて伝達する。適当な遅れをもつ遅延線７４
はタツプC₃に出力パルスを発生し、このパルス
がインバータ１７４によつてフリツプフロツプ回
路４８及び４０をリセツト入力端子を介してリセ
ツトするために用いられる。論理レベル「０」が
端子４４から端子４２へ伝達されると、曲線CK₄
に示す如く、立上り縁が受信インバータ４５によ
つてフリツプフロツプ回路４０のクロツク入力端
CK₄に供給される。このときフリツプフロツプ回
路４０はリセツトされる。_４出力が論理レベル
「１」になつても、端子４２を論理レベル「０」
に維持する。

このとき上述の回路は部分的にインターロツク
されており、因みに処理装置の一方の回路はメモ
リとの実際の対話を終ると原状態にもどるが、メ
モリの側において種々の回路を原状態にするには
ワンシヨツト回路７２及び遅延線７４を含む自動
リセツト機構を介して実行される。

信号線４３上に異常な論理レベルの遷移が生じ
ないようにするために、処理装置側の回路（特に
フリツプフロツプ回路４０又はこれと等価なフリ
ツプフロツプ回路５０）がリセツトされた時だ
け、メモリMMがフリツプフロツプ回路６０（信
号の交換を信号線５３上で行う場合にはフリツプ
フロツプ回路７０）をリセツトする必要がある。
換言すれば、遅延線７４は、伝送線４３又は５３
に沿つて進む信号の伝送時間TPより長い時間ま
で、パルスC₃の発生を遅らせることが必要であ
る。

本発明の説明のために望ましい実施例として、
交換される信号が電気的な場合を述べたが、注意
すべきはインターロツクされた信号の二方向伝送
回路はこれに限らず非電気的な信号、例えば光学
的信号、さらには電磁波を伝送するようなものを
用いても良い。通信の分野で光集束及び接続系と
してオプテイカルフアイバを用いることが極く普
通になつて来ている。

第５図は光信号を電気信号の代りに使用する仕
方を示している。図は上述の実施例とは異なる素
子に限つて示している。第５図において接続線１
はオプテイカルフアイバ１′で置換えられ、その
両端には２つの発光素子３′及び５′と、２つの光
検出器４′及び６′とがあり、それぞれ駆動回路
３，５と受信回路４，６と置換えられている。

以上の説明においては、論理レベルと電気的レ
ベルとの間には次の対応関係があるものとして記
載した。先ず、正の電圧は論理レベルが「１」で
あり、０電圧すなわち接地電圧は論理レベルが
「０」である。

この関係を光の状態に対応させるならば、正の
電圧は論理レベルが「１」であり、暗状態に対応
し、０電圧（接地電圧）は論理レベルが「０」で
あり、明状態に対応する。

第５図の素子は上述の回路と同じ効果をもつも
のとして用いられる。

ここで、１つの発光器が収光器を励起して２つ
の受光器へ光を伝達させる。発光器は所定の電圧
（論理レベル「１」に対応する）を供給されたと
き励起される。従つてこの動作は駆動回路３及び
４の一方に相当する。

受光器４′及び６′としてはNPN型の２つのフ
オトトランジスタを適用し得、そのエミツタを電
圧源＋Ｖに接続すると共に、コレクタは適当な抵
抗によつて接地されている。

暗状態において、フオトトランジスタは高い内
部インピーダンスを有し、従つてコレクタは実質
上抵抗を通じて接地されている。明状態におい
て、フオトトランジスタは低い内部インピーダン
スを有し、従つてコレクタは実質上電圧＋Ｖまで
引き上げられ、従つて論理レベル「１」になる。
このようにフオトトランジスタ４′及び６′はイン
バータ受信回路４及び６と同様の動作をすること
になる。

本発明の説明のために都合の良い実施例を開示
したが、上述の回路を構成するために応用する目
的に応じて、構成要素を置換えたり、回路の接続
を変更したりすることができる。

【図面の簡単な説明】

第１図は本発明に依り構成した単一の信号線に
よつてインターロツクされた信号を二方向に伝送
する回路の一例を示す接続図、第２図はその動作
の説明に供する信号波形図、第３図は本発明に依
り構成した他の二方向伝送回路を示す接続図、第
４図はその動作の説明に供する信号波形図、第５
図は第１図及び第３図の変形例として光学伝送系
を用いた場合を示す略線図である。 １…情報交換信号線、CP…中央処理装置、PU
…周辺ユニツト、７，８，４０，５０，４８，５
８，６０，７０，７１…フリツプフロツプ回路、
１５，１６…論理ブロツク、P₁，P₂…処理装置、
MM′…メモリユニツト、７２…ワンシヨツト回
路、７４…遅延線、１４０，１５０…論理ブロツ
ク。

Claims (1)

1. 【特許請求の範囲】 １ 信号伝送手段によつて相互に接続された２つ
   のユニツト間で少くとも部分的にインターロツク
   されている信号の二方向伝送を行なうための回路
   にして、 前記信号伝送手段は前記２つのユニツトのうち
   の一方のユニツトにおいては２つの論理レベルを
   表わす２つの状態のうちのいずれか一方の状態を
   前記信号伝送手段に与える第１の手段および前記
   信号伝送手段の状態を検出してその状態を表わす
   信号を提供する第２の手段で終端させられ、 他方のユニツトにおいては前記信号伝送手段は
   該信号伝送手段に対して前記状態のうちの一方を
   与える第３の手段および該信号伝送手段の状態を
   検出してその状態を表わす信号を提供する第４の
   手段で終端させられ、 前記２つの状態のうちの第１の状態は該第１の
   状態が前記第１および第３の手段によつて同時に
   セツトされたときのみ前記信号伝送手段がとるよ
   うになされ、また前記の状態のうちの第２の状態
   は該第２の状態が前記第１若しくは第３の手段の
   いずれか一方又は両方によつてセツトされたとき
   前記信号伝送手段がとるようになされている二方
   向信号伝送回路において、 (イ) 前記第１の手段を制御するようになされ、制
   御信号を前記第１のユニツトから受信した結果
   として第１の論理状態をとり、この第１の論理
   状態にあるときには前記信号伝送手段に前記第
   １の状態を与え、また前記第２の手段によつて
   前記信号伝送手段の状態の変化が検出されたこ
   とに応答して第２の論理状態になるようにされ
   た第１の二安定要素と、 (ロ) 前記第３の手段を制御するようになされ、前
   記第４の手段によつて前記信号伝送手段の状態
   の変化が検出されたことに応答して第１の論理
   状態をとり、この第１の論理状態にあるときに
   は前記第３の手段により前記信号伝送手段に前
   記第２の状態が与えられるようにし、また前記
   第２のユニツトにリセツト指令が発生された結
   果として第２の論理状態をとる第２の二安定要
   素と、 を具備することを特徴とする二方向信号伝送回
   路。 ２ 信号伝送手段は抵抗によつて電圧源に接続さ
   れた電気的線路からなり、第１および第３の手段
   は該電気的線路を大地に接続する電子スイツチか
   らなる特許請求の範囲第１項記載の二方向信号伝
   送回路。 ３ 信号伝送手段はオプテイカルフアイバからな
   り、第１および第３の手段は該オプテイカルフア
   イバの各端部に光学的に結合された発光素子から
   なる特許請求の範囲第１項記載の二方向信号伝送
   回路。 ４ 第２のユニツト内には、第４の手段によつて
   状態の変化が検出されたことに応答して第２の二
   安定要素に対する遅延されたリセツト指令を発生
   する遅延手段が設けられている特許請求の範囲第
   １項記載の二方向信号伝送回路。