JPS6161291B2 - - Google Patents
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- Publication number
- JPS6161291B2 JPS6161291B2 JP10132578A JP10132578A JPS6161291B2 JP S6161291 B2 JPS6161291 B2 JP S6161291B2 JP 10132578 A JP10132578 A JP 10132578A JP 10132578 A JP10132578 A JP 10132578A JP S6161291 B2 JPS6161291 B2 JP S6161291B2
- Authority
- JP
- Japan
- Prior art keywords
- coefficient
- output
- delay circuits
- delay
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
この発明はトランスバーサル・フイルタに関す
るもので、特にフイルタの伝達特性を定める重み
係数の制御手段に特徴を有するトランスバーサ
ル・フイルタに関する。
るもので、特にフイルタの伝達特性を定める重み
係数の制御手段に特徴を有するトランスバーサ
ル・フイルタに関する。
従来からトランスバーサル・フイルタとして第
１図、又は第２図に示すものが知られている。第
１図において、入力端子１にそれぞれ遅延時間τ
の遅延回路２が複数個縦続接続され、遅延回路２
の入出力端に複数の係数器３（係数を積演算する
回路、以下同様）の入力端子がはしご形に接続さ
れる。各係数器３は入力信号に所定の係数を乗じ
た出力を与える回路である。夫々の係数器３の出
力は加算器７に与えられ、加算出力が出力端子９
に現われる。
１図、又は第２図に示すものが知られている。第
１図において、入力端子１にそれぞれ遅延時間τ
の遅延回路２が複数個縦続接続され、遅延回路２
の入出力端に複数の係数器３（係数を積演算する
回路、以下同様）の入力端子がはしご形に接続さ
れる。各係数器３は入力信号に所定の係数を乗じ
た出力を与える回路である。夫々の係数器３の出
力は加算器７に与えられ、加算出力が出力端子９
に現われる。
ここで入力端子１及び出力端子９の入力信号及
び出力信号を夫々Ｘ（ｔ），Ｙ（ｔ）とし、説明
の簡単のためにこれらの信号を遅延時間τごとに
区切つて考える。今ｔ＝ｋτ（ｋは整数）なる時
刻における入力値及び出力値をＸ（ｋτ）＝Xk、
Ｙ（ｋτ）＝Ykと表わす。又各係数器３の各係数
値を左から順にC0、C1……ＣN-1とする。
び出力信号を夫々Ｘ（ｔ），Ｙ（ｔ）とし、説明
の簡単のためにこれらの信号を遅延時間τごとに
区切つて考える。今ｔ＝ｋτ（ｋは整数）なる時
刻における入力値及び出力値をＸ（ｋτ）＝Xk、
Ｙ（ｋτ）＝Ykと表わす。又各係数器３の各係数
値を左から順にC0、C1……ＣN-1とする。
第１図において、左からｎ番目の遅延回路２
（ｎ＝１〜Ｎ−１）の出力はＸk-oであるから、こ
れらの遅延回路２の出力をそれぞれｎ＋１番目の
係数器３の係数値Ｃoにより重みづけして、加算
器７より合成して得られる出力は、式 で与えられる。トランスバーサル・フイルタはこ
のように動作するので、各係数値Ｃoの値を適当
に選ぶことにより伝達特性Ｙk／Ｘkを広範囲にわ
たつて可変にすることができる。尚各係数値Ｃo
はこの回路の伝達特性をインパルス応答で表現し
たものとなつている。
（ｎ＝１〜Ｎ−１）の出力はＸk-oであるから、こ
れらの遅延回路２の出力をそれぞれｎ＋１番目の
係数器３の係数値Ｃoにより重みづけして、加算
器７より合成して得られる出力は、式 で与えられる。トランスバーサル・フイルタはこ
のように動作するので、各係数値Ｃoの値を適当
に選ぶことにより伝達特性Ｙk／Ｘkを広範囲にわ
たつて可変にすることができる。尚各係数値Ｃo
はこの回路の伝達特性をインパルス応答で表現し
たものとなつている。
第２図は従来のトランスバーサル・フイルタの
他の例を示したものであり、入力信号は各係数器
３を介して各加算器７に与えられ、各加算器７の
出力は更に各遅延回路２を通じて次段の加算器７
に与えられる。各係数器３の係数値を右から順に
C0、C1…ＣN-1とすると、各係数器３に重みづけ
された信号ＣoＸkが、ｎ段の遅延回路を通つて出
力端子９に与えられるので、出力信号Ｙkが(1)式
で与えられるのは明らかである。
他の例を示したものであり、入力信号は各係数器
３を介して各加算器７に与えられ、各加算器７の
出力は更に各遅延回路２を通じて次段の加算器７
に与えられる。各係数器３の係数値を右から順に
C0、C1…ＣN-1とすると、各係数器３に重みづけ
された信号ＣoＸkが、ｎ段の遅延回路を通つて出
力端子９に与えられるので、出力信号Ｙkが(1)式
で与えられるのは明らかである。
このようなトランスバーサル・フイルタは伝達
特性を広範囲にわたつて制御し得ることから、伝
送回線の自動等化器などにしばしば利用される。
しかしながら、上記の従来のトランスバーサル・
フイルタにおいて伝達特性を変更する為に各係数
値Ｃoを外部から制御する場合、各時刻ｋτにお
いてＮ個の係数器３の係数値Ｃoを決定する必要
があり、夫々の係数値Ｃoを任意に定めるために
はＮ組の係数設定入力をすべて並列に与えなけれ
ばならないという欠点がある。このためトランス
バーサル・フイルタ自身の有用性並びに半導体技
術の進歩にもかかわらず、各係数値Ｃoが固定さ
れ、インパルス応答が一定のフイルタや、制御ア
ルゴリズムが固定された自動等化器（各係数値Ｃ
oの増減が固定されたもの）がLSI化されている
にすぎなかつた。
特性を広範囲にわたつて制御し得ることから、伝
送回線の自動等化器などにしばしば利用される。
しかしながら、上記の従来のトランスバーサル・
フイルタにおいて伝達特性を変更する為に各係数
値Ｃoを外部から制御する場合、各時刻ｋτにお
いてＮ個の係数器３の係数値Ｃoを決定する必要
があり、夫々の係数値Ｃoを任意に定めるために
はＮ組の係数設定入力をすべて並列に与えなけれ
ばならないという欠点がある。このためトランス
バーサル・フイルタ自身の有用性並びに半導体技
術の進歩にもかかわらず、各係数値Ｃoが固定さ
れ、インパルス応答が一定のフイルタや、制御ア
ルゴリズムが固定された自動等化器（各係数値Ｃ
oの増減が固定されたもの）がLSI化されている
にすぎなかつた。
本発明はこのような従来のトランスバーサル・
フイルタの持つ欠点を除去し、各係数の値を外部
から容易に制御でき、LSI化も容易なトランスバ
ーサル・フイルタを提供することを目的とする。
フイルタの持つ欠点を除去し、各係数の値を外部
から容易に制御でき、LSI化も容易なトランスバ
ーサル・フイルタを提供することを目的とする。
以下本発明の構成を実施例につき図面を参照し
つつ説明する。第３図は本発明の実施例を示すも
のである。本図において、入力端子１にＮ−１個
の遅延回路２１〜２(N-1)が縦続接続される。各
遅延回路２１〜２(N-1)はいずれも遅延時間τを
持つものとする。これらの遅延回路２１〜２(N-1
）の入出力端子にＮ個の係数器３０〜３(N-1)が接
続される。各係数器３０〜３(N-1)はいずれも後
述する係数値設定信号の入力端子４に接続されて
おり、該信号に対応した係数値に設定されるよう
構成される。各係数器３０〜３(N-1)の出力はい
ずれも対応するＮ個の積分器５０〜５(N-1)に
夫々与えられる。積分器５０〜５(N-1)は入力信
号をＮτ期間積分するものであり、その出力はい
ずれも対応するＮ個のスイツチ回路６０〜６(N-1
）に与えられる。スイツチ回路６１〜６(N-1)は、
積分期間の終了毎に各積分器５１〜５(N-1)の出
力を同時に各加算器７１〜７(N-1)に与えるもの
である。その際スイツチ回路６０の出力は遅延回
路８１に与えられる。遅延回路８１の出力は加算
器７１を介して遅延回路８１に与えられる。遅延
回路８２も同様に加算器７２を介して次段の遅延
回路８３に与えられ、各加算器７と各遅延回路８
とは交互に縦続接続され加算器７の出力は順次後
段に伝えられる。これらの各遅延回路８は夫々遅
延時間τを有するものとする。最終段の加算器７
(N-1)の出力は出力端子９に与えられる。次に上
記のように構成した本発明の実施例の動作につい
て説明する。今、ｔ＝ｋτの時刻における入力端
子１への入力信号を前述の場合と同じくＸkとす
ると、第３図において左から数えてｌ番目の係数
器３ｌ（ｌ＝０、１…、Ｎ−１とする）への入力
はＸk-lである。ここで時間ｔを周期Ｎτを用い
て表現すると次式 ｔ＝ｋτ＝mNτ＋ｊτ ………(2) と表わせる。但しｍはある基準時刻からの周期の
数を示す所定の整数、ｊは各周期内をτ時間ごと
にＮ分割した際の分割時限数を示すもので０〜Ｎ
−１までの整数値である。一方端子４には、前述
のＮτ時間の周期を持つ繰返し信号が係数器設定
信号として与えられており、これをｂkで表わ
す。上記(2)式からｋ＝mN＋ｊであるので、ｂk＝
bjが成立ち、各係数器３１，３２…はいずれも時
刻ｋτにおいて設定信号bjに対応した同じ設定値
を持つ。この設定値をBjで表わすこととする。
そこで第ｌ番目の係数器３ｌの出力、即ちｌ番目
の積分器５ｌの信号は、ｔ＝（mN＋ｊ）τ式に
おいてｊ＝０、１、２…Ｎ−１に対応する各時刻
に対して、 B0・ＸnN-l、B1・ＸnN+1-l、B2XnN+2-l、……Ｂ
N-1・ＸnN+N-1+l なる信号時系列となる。積分器５ｌはｊ＝０即ち
ｔ＝mNτから積分を開始するので、該当周期の
最後の時刻ｔ＝（mN＋Ｎ−１）τにおける積分
器５ｌのあるｍ番目の周期における出力Zm、ｌ
は、 で表わされる。上記積分器５ｌについて説明した
ことは各積分器５０〜５(N-1)についても同時に
進行している。尚Ｋは定数であるので以下省略し
て記載する。この積分が終了すると、各積分器５
０〜５(N-1)の出力は、スイツチ回路６０〜６(N-
１）により一斉に次段の加算器７１〜７(N-1)を介
して遅延回路８１〜８(N-1)の入力端子に伝えら
れる。（但し積分器５０の出力Zm、０は直接遅延
回路８１に、積分器５(N-1)の出力Zm、N-1は直接
出力端子９に与えられる。）前述のように遅延回
路８１，８２…と加算器７１，７２…は交互に縦
続接続されているので、各遅延回路８１〜８(N-2
）に与えられた入力（積分器出力Zm、０〜Zm、N-
３）は、遅延時間τの経過後加算器７１〜７(N-2)
を介して相隣る遅延回路８２〜８(N-1)に伝えら
れる。遅延回路８(N-1)に与えられた入力（積分
器出力Zm、N-1）は遅延時間τの経過後加算器７(
Ｎ−１）を介して出力端子９に与えられる。このよう
にして出力端子９には遅延時間τごとに各積分器
出力Zm、N-1、Zm、N-2…Zm、０が得られる。即
ち、出力端子９に得られる出力信号Ｙ（ｔ）は、
当該周期の最後の時刻ｔ＝（mN＋Ｎ−１）τか
ら時間ｉτを経過した時刻、即ちｔ＝（mN＋Ｎ
−１＋ｉ）τ式においてｉ＝０、１、２…Ｎ−１
に対応する各時刻に対して(3)式より によつて与えられる。
つつ説明する。第３図は本発明の実施例を示すも
のである。本図において、入力端子１にＮ−１個
の遅延回路２１〜２(N-1)が縦続接続される。各
遅延回路２１〜２(N-1)はいずれも遅延時間τを
持つものとする。これらの遅延回路２１〜２(N-1
）の入出力端子にＮ個の係数器３０〜３(N-1)が接
続される。各係数器３０〜３(N-1)はいずれも後
述する係数値設定信号の入力端子４に接続されて
おり、該信号に対応した係数値に設定されるよう
構成される。各係数器３０〜３(N-1)の出力はい
ずれも対応するＮ個の積分器５０〜５(N-1)に
夫々与えられる。積分器５０〜５(N-1)は入力信
号をＮτ期間積分するものであり、その出力はい
ずれも対応するＮ個のスイツチ回路６０〜６(N-1
）に与えられる。スイツチ回路６１〜６(N-1)は、
積分期間の終了毎に各積分器５１〜５(N-1)の出
力を同時に各加算器７１〜７(N-1)に与えるもの
である。その際スイツチ回路６０の出力は遅延回
路８１に与えられる。遅延回路８１の出力は加算
器７１を介して遅延回路８１に与えられる。遅延
回路８２も同様に加算器７２を介して次段の遅延
回路８３に与えられ、各加算器７と各遅延回路８
とは交互に縦続接続され加算器７の出力は順次後
段に伝えられる。これらの各遅延回路８は夫々遅
延時間τを有するものとする。最終段の加算器７
(N-1)の出力は出力端子９に与えられる。次に上
記のように構成した本発明の実施例の動作につい
て説明する。今、ｔ＝ｋτの時刻における入力端
子１への入力信号を前述の場合と同じくＸkとす
ると、第３図において左から数えてｌ番目の係数
器３ｌ（ｌ＝０、１…、Ｎ−１とする）への入力
はＸk-lである。ここで時間ｔを周期Ｎτを用い
て表現すると次式 ｔ＝ｋτ＝mNτ＋ｊτ ………(2) と表わせる。但しｍはある基準時刻からの周期の
数を示す所定の整数、ｊは各周期内をτ時間ごと
にＮ分割した際の分割時限数を示すもので０〜Ｎ
−１までの整数値である。一方端子４には、前述
のＮτ時間の周期を持つ繰返し信号が係数器設定
信号として与えられており、これをｂkで表わ
す。上記(2)式からｋ＝mN＋ｊであるので、ｂk＝
bjが成立ち、各係数器３１，３２…はいずれも時
刻ｋτにおいて設定信号bjに対応した同じ設定値
を持つ。この設定値をBjで表わすこととする。
そこで第ｌ番目の係数器３ｌの出力、即ちｌ番目
の積分器５ｌの信号は、ｔ＝（mN＋ｊ）τ式に
おいてｊ＝０、１、２…Ｎ−１に対応する各時刻
に対して、 B0・ＸnN-l、B1・ＸnN+1-l、B2XnN+2-l、……Ｂ
N-1・ＸnN+N-1+l なる信号時系列となる。積分器５ｌはｊ＝０即ち
ｔ＝mNτから積分を開始するので、該当周期の
最後の時刻ｔ＝（mN＋Ｎ−１）τにおける積分
器５ｌのあるｍ番目の周期における出力Zm、ｌ
は、 で表わされる。上記積分器５ｌについて説明した
ことは各積分器５０〜５(N-1)についても同時に
進行している。尚Ｋは定数であるので以下省略し
て記載する。この積分が終了すると、各積分器５
０〜５(N-1)の出力は、スイツチ回路６０〜６(N-
１）により一斉に次段の加算器７１〜７(N-1)を介
して遅延回路８１〜８(N-1)の入力端子に伝えら
れる。（但し積分器５０の出力Zm、０は直接遅延
回路８１に、積分器５(N-1)の出力Zm、N-1は直接
出力端子９に与えられる。）前述のように遅延回
路８１，８２…と加算器７１，７２…は交互に縦
続接続されているので、各遅延回路８１〜８(N-2
）に与えられた入力（積分器出力Zm、０〜Zm、N-
３）は、遅延時間τの経過後加算器７１〜７(N-2)
を介して相隣る遅延回路８２〜８(N-1)に伝えら
れる。遅延回路８(N-1)に与えられた入力（積分
器出力Zm、N-1）は遅延時間τの経過後加算器７(
Ｎ−１）を介して出力端子９に与えられる。このよう
にして出力端子９には遅延時間τごとに各積分器
出力Zm、N-1、Zm、N-2…Zm、０が得られる。即
ち、出力端子９に得られる出力信号Ｙ（ｔ）は、
当該周期の最後の時刻ｔ＝（mN＋Ｎ−１）τか
ら時間ｉτを経過した時刻、即ちｔ＝（mN＋Ｎ
−１＋ｉ）τ式においてｉ＝０、１、２…Ｎ−１
に対応する各時刻に対して(3)式より によつて与えられる。
ここで係数値の時系列Bjを、このトランスバ
ーサル・フイルタで実現すべきインパルス応答Ｃ
oの時間軸を逆にしたものとなるように、即ち次
式 Bj＝Ｃ〔N-1-j〕 で示されるように設定信号ｂkを定める。この結
果を上記(4)式に代入すると、出力端子９には なる出力が得られる。この動作は各周期について
全く同様であるから、k′＝mN＋ｉ及びｎ＝Ｎ−
１−ｊとおき直すと、出力端子９の時刻ｔ＝
（k′＋Ｎ−１）τにおける出力Yk′＋Ｎ−１は で与えられる。この(5)式は前記の(1)式と同じ形で
あるから第３図の実施例はＣoをインパルス応答
とするトランスバーサル・フイルタとして動作し
ていることがわかる。尚、(5)式からわかるように
出力は（k′−ｋ）τ＋（Ｎ−１）τだけ遅れてい
るが、これは常に一定であるので、トランスバー
サル・フイルタの一般的な応用の際にはほとんど
問題とならない。
ーサル・フイルタで実現すべきインパルス応答Ｃ
oの時間軸を逆にしたものとなるように、即ち次
式 Bj＝Ｃ〔N-1-j〕 で示されるように設定信号ｂkを定める。この結
果を上記(4)式に代入すると、出力端子９には なる出力が得られる。この動作は各周期について
全く同様であるから、k′＝mN＋ｉ及びｎ＝Ｎ−
１−ｊとおき直すと、出力端子９の時刻ｔ＝
（k′＋Ｎ−１）τにおける出力Yk′＋Ｎ−１は で与えられる。この(5)式は前記の(1)式と同じ形で
あるから第３図の実施例はＣoをインパルス応答
とするトランスバーサル・フイルタとして動作し
ていることがわかる。尚、(5)式からわかるように
出力は（k′−ｋ）τ＋（Ｎ−１）τだけ遅れてい
るが、これは常に一定であるので、トランスバー
サル・フイルタの一般的な応用の際にはほとんど
問題とならない。
尚、このトランスバーサル・フイルタを自動等
化器として利用する場合には外部に係数の増減を
周期Ｎτで制御する制御回路を設け、その出力を
時間系列信号としてトランスバーサル・フイルタ
の設定信号の端子４に加えればよい。この場合こ
の設定信号が当該自動等化器で実現された等化フ
イルタのインパルス応答を与えていることとな
る。
化器として利用する場合には外部に係数の増減を
周期Ｎτで制御する制御回路を設け、その出力を
時間系列信号としてトランスバーサル・フイルタ
の設定信号の端子４に加えればよい。この場合こ
の設定信号が当該自動等化器で実現された等化フ
イルタのインパルス応答を与えていることとな
る。
以上詳細に説明したように本発明によるトラン
スバーサル・フイルタは、その伝達特性を外部か
ら設定する際に係数Ｃo（ｎ＝０、１…Ｎ−１）
の時間系列信号として与えるだけでよいという特
徴を有する。従つて係数器をLSI内部に含ませた
場合にも電気的方法によつてその制御をすること
ができる。従つてこの発明によれば任意の伝達特
性を実現し得るというトランスバーサル・フイル
タ本来の機能を保有しつつ、LSI化が可能である
という実用上の大きな利点を有する。また伝送回
線の自動等化器に適用する場合においても、係数
の制御アルゴリズムの選定の融通性を持つてお
り、実用上の効果は大きい。
スバーサル・フイルタは、その伝達特性を外部か
ら設定する際に係数Ｃo（ｎ＝０、１…Ｎ−１）
の時間系列信号として与えるだけでよいという特
徴を有する。従つて係数器をLSI内部に含ませた
場合にも電気的方法によつてその制御をすること
ができる。従つてこの発明によれば任意の伝達特
性を実現し得るというトランスバーサル・フイル
タ本来の機能を保有しつつ、LSI化が可能である
という実用上の大きな利点を有する。また伝送回
線の自動等化器に適用する場合においても、係数
の制御アルゴリズムの選定の融通性を持つてお
り、実用上の効果は大きい。
尚、第３図に示した構成はアナログ回路、デイ
ジタル回路のいずれによつても実現できる。又、
例えば電荷移送素子（CCD）、バケツリレー素子
（BBD）等の電荷転送素子を用いて、この実施例
の積分器とスイツチ回路、更に加算器と遅延素子
などを一体構造とすることもできる。又機能を共
通にする要素間の些細な変更は任意である。例え
ば出力側に設けた遅延回路８と加算器７とは各積
分器５の出力を順次出力端子９に読出すためのも
のである。従つてこれらを積分器出力を一時的に
保持するバツフア用保持回路と走査回路とで置き
換えうることはいうまでもない。
ジタル回路のいずれによつても実現できる。又、
例えば電荷移送素子（CCD）、バケツリレー素子
（BBD）等の電荷転送素子を用いて、この実施例
の積分器とスイツチ回路、更に加算器と遅延素子
などを一体構造とすることもできる。又機能を共
通にする要素間の些細な変更は任意である。例え
ば出力側に設けた遅延回路８と加算器７とは各積
分器５の出力を順次出力端子９に読出すためのも
のである。従つてこれらを積分器出力を一時的に
保持するバツフア用保持回路と走査回路とで置き
換えうることはいうまでもない。
第１図、第２図は従来のトランスバーサル・フ
イルタの構成を示すブロツク図、第３図は本発明
の一実施例を示すブロツク図である。 図において１は入力端子、２，２０，２１〜２
(N-1)，８１，８２〜８(N-1)は遅延回路、３，３
０，３１〜３(N-1)は係数器、５０，５１〜５(N-
１）は積分器、７１〜７(N-1)は加算器、９は出力
端子である。なお図中同一符号は同一または相当
部分を示すものとする。
イルタの構成を示すブロツク図、第３図は本発明
の一実施例を示すブロツク図である。 図において１は入力端子、２，２０，２１〜２
(N-1)，８１，８２〜８(N-1)は遅延回路、３，３
０，３１〜３(N-1)は係数器、５０，５１〜５(N-
１）は積分器、７１〜７(N-1)は加算器、９は出力
端子である。なお図中同一符号は同一または相当
部分を示すものとする。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に縦続接続された（Ｎ−１）個
（Ｎ：自然数）の第１の遅延回路と、 Ｎに比例する周期で繰り返される係数値設定信
号により制御され上記入力端子の信号を入力され
る１個の係数器と、 Ｎに比例する周期で繰り返される係数値設定信
号により共通に制御され上記遅延回路のそれぞれ
の遅延出力を入力される（Ｎ−１）個の係数器
と、 上記各係数器の出力を上記周期間それぞれ積分
する（Ｎ）個の積分器と、 上記各積分器の出力を上記遅延回路の縦続接続
の最後尾に対応する積分器から入力端子に接続さ
れた遅延回路に対応する積分器へ向かう順序で、
上記Ｎに比例する周期をもつて順次読出す読出し
手段と を具備することを特徴とするトランスバーサル・
フイルタ。 ２ 上記読出し回路を（Ｎ−１）個の第２の遅延
回路と（Ｎ−１）個の加算回路とを交互に接続し
た縦続接続体によつて構成し、上記各積分器出力
を上記各加算回路を介して上記第２の各遅延回路
に接続することにより上記それぞれの積分器出力
を読出すことを特徴とする特許請求の範囲第１項
記載のトランスバーサル・フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132578A JPS5527789A (en) | 1978-08-19 | 1978-08-19 | Transversal filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132578A JPS5527789A (en) | 1978-08-19 | 1978-08-19 | Transversal filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5527789A JPS5527789A (en) | 1980-02-28 |
| JPS6161291B2 true JPS6161291B2 (ja) | 1986-12-25 |
Family
ID=14297659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132578A Granted JPS5527789A (en) | 1978-08-19 | 1978-08-19 | Transversal filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5527789A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198915A (ja) * | 1982-05-14 | 1983-11-19 | Matsushita Electric Ind Co Ltd | トランスバーサルフイルタ |
| JPS5943690A (ja) * | 1982-09-03 | 1984-03-10 | Victor Co Of Japan Ltd | Ｙｃ分離回路 |
-
1978
- 1978-08-19 JP JP10132578A patent/JPS5527789A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5527789A (en) | 1980-02-28 |
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