JPS6161136B2 - - Google Patents
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- JPS6161136B2 JPS6161136B2 JP53065685A JP6568578A JPS6161136B2 JP S6161136 B2 JPS6161136 B2 JP S6161136B2 JP 53065685 A JP53065685 A JP 53065685A JP 6568578 A JP6568578 A JP 6568578A JP S6161136 B2 JPS6161136 B2 JP S6161136B2
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- signal
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- circuit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 5
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Digital Computer Display Output (AREA)
Description
本発明は、電子的に文字や図形などの表示画像
パターンを発生し、これを映像管（以下CRTと
称する）のごとき表示器に表示する画像表示装置
に関するものである。 なお、以下においては、各種画像の中の、特に
「文字」を表示する場合について述べるが、本発
明は文字だけでなく、図形なども含む画像一般の
表示に適用できるものである。 第１図は従来技術による文字表示装置の１例を
示すブロツク図であり、主に、システムの動作手
順（プログラム）を記憶する記憶回路４（以下シ
ステム用ROMと称する）と、システム動作時に
一時データを記憶する記憶回路３（以下システム
用RAMと称する）と、CRT画面上にどの文字を
表示するかを記憶する記憶回路９（以下文字記憶
用RAMと称する）と、文字のパターンを記憶す
る記憶回路１０（以下文字パターン発生用ROM
と称する）と、これらを制御し、処理する中央演
算処理回路１（以下CPUと略記する）からな
る。また、CPUのφ１クロツク信号およびφ２
クロツク信号を発生するクロツク発生回路２と、
CRT画面に表示するための表示タイミング信号
τを発生する表示タイミング信号発生回路７と、
CPUからのアドレス信号αと上記表示タイミン
グ信号τとを交互に切り換えるアドレス切り換え
回路８と、前記文字パターン発生用ROM１０か
らの並列信号を直列信号に変換して出力端子１２
にビデオ信号を発生する並列直列変換回路１１
と、キーボード６およびCPU１間を接続する入
出力インタフエイス回路５とを備えている。 さらに第２図に示すように、CRT１８の画面
位置と文字記憶用RAM９の記憶番地とは、たと
えばメモリ部２０の１番地は画面左上の文字を記
憶し、メモリ部２０の２番地は画面中央上段の文
字を記憶するというように、１対１に対応してい
る。すなわち、CRT１８の画面上に例えば32文
字、８行の文字を表示するとすれば、文字記憶用
RAM９は32×８＝256バイト（１文字と１バイト
として）の記憶容量が必要となる。 キーボード６からの入力画像信号を画面に表示
する場合を例にして第１図の動作を説明する。
CRT１８の画面上に常に文字を表示することが
可能な表示方式としてφ２サイクルスチール表示
方式と仮称する方式がある。φ２サイクルスチー
ル表示方式とは、第３図に示すように、CPU１
のφ１クロツク信号の立ち上がりからT1時間遅
れて、CPU１がアドレスαを出し、φ２クロツ
ク信号の立ち下がりでデータ信号ｄ（第３図）を
やりとりするということを有効に利用した方式で
あり、φ２クロツク信号が発生していない期間、
すなわちT2期間には文字記憶用RAM９をCPU１
のアドレスバス１４から切り離し、表示タイミン
グ信号発生回路７からの表示タイミング信号τを
用いて文字記憶用RAM９からデータを取り出
し、表示する方式である。 今、キーボード６から文字“Ａ”をキー入力し
た場合、これをコード化した文字コード信号は入
出力インタフエイス回路５を介してデータバス１
３に印加され、システム用ROM４に記憶された
手順に従つてシステム用RAM３を用いながら
CPU１の内部に取り入れられる。次にCPU１
は、上記文字“Ａ”を表示する画面の位置に対応
したアドレスを出力するとともに、先にCPU１
に取り入れたコード化した文字コード信号を出力
する。 一方、前記サイクルスチール表示方式で表示す
べくアドレス切り換え回路８は、φ２クロツク信
号によつて切り換えられる。第４図に示すように
アドレス切り換え回路８は、φ２クロツク信号が
入力されるT3期間にはアドレスバス１４側に、
またφ２クロツク信号１７が入力されないT2期
間には表示タイミング信号発生回路７側に切り換
えられる。すなわち、T3期間には文字記憶用
RAM９がCPU１と接続されるので、CPU１から
文字記憶用RAM９への文字コードデータの書き
込みが可能となり、T2期間には文字記憶用RAM
９が表示タイミング信号発生回路７と接続される
ので、表示タイミング信号τによつて文字コード
信号が読み出される。したがつて、前述のように
してCPU１に取り入れられた文字“Ａ”の文字
コード信号は上記T3期間に文字記憶用RAM９に
記憶される。ひき続きキーボード６から文字
“Ｂ”をカー入力した場合、コード化された信号
は、上記と同様T3期間に、第２図に示すよう
に、文字記憶用RAM９の前記“Ａ”のコード化
した信号が記憶されている次の番地に記憶され
る。このようにして、順次表示する文字のコード
信号が文字記憶用RAM９に記憶されていく。 文字記憶用RAM９に記憶された文字は先に説
明したφ２サイクルスチール表示方式でCRT画
面に表示される。第４図に示すようにアドレス切
り換え回路８にφ２クロツク信号が入力されてい
ないT2期間の間、文字記憶用RAM９は表示タイ
ミング信号発生回路７と接続され、該表示タイミ
ング信号発生回路７からの表示タイミング信号τ
が文字記憶用RAM９のアドレス入力端子２１に
印加されるので、１水平走査に同期して文字記憶
用RAM９から文字コード信号がデータ出力端子
２２に出力される。本明細書においては、表示タ
イミング信号発生回路７および並列直列変換回路
１１を文字表示駆動回路と総称する。第２図の例
では１水平走査期間にデータ出力端子２２より
“ABC”の文字コードがT4期間ごとに次々と出力
される。この出力は文字パターン発生用ROM１
０のアドレス入力の１部としてアドレス入力端子
２５（第５図）に入力され、文字パターンＡ，
Ｂ，Ｃ等を選択する。文字パターン発生用ROM
１０では第５図に示すごとく横８ビツト縦８ビツ
トで文字パターンを形成している。したがつて、
たとえば64文字を記憶するには 64×８×８ビツト＝512バイト の記憶容量が必要となる。 文字記憶用RAM９からのアドレス信号（すな
わち文字コード信号）によつて選択された文字パ
ターンは表示タイミング信号発生回路７からの信
号によつて文字パターン上方より順に水平走査に
同期して８ビツト単位でデータ出力端子２６に出
力される。この８ビツトの出力信号は第６図に示
すように並列直列変換回路１１によつてビデオ信
号２８に変換され、出力端子１２より出力されて
CRT画面上に表示される。 このようにアドレス切り換え回路８をφ２クロ
ツク信号によつて切り換え、第４図ｉで示す１文
字表示時間T4内に、CPU１から文字記憶用RAM
９への書き込み、および表示タイミング信号τに
よるデータの読み出しを行なうφ２サイクルスチ
ール表示方式を採用することで、CRT画面上に
常に文字を表示することが可能となる。 しかしながら、この従来技術による表示装置で
は下記のような欠点がある。 先に説明したようにφ２クロツク信号の１周期
で１文字分のデータを文字記憶用RAM９から読
み出すため、φ２クロツク信号の周波数〓は式
(1)で与えられる。 〓＝１／Ｋ×Ｎ×H ……(1) H：CRTの水平走査周波数 Ｎ：１行の文字数 Ｋ：CRT水平方向の有効表示範
囲 １行の文字数を32文字、CRT水平方向の有効
表示範囲を2/3、CRTの水平走査周波数を15.75K
Hzとすると、φ２クロツク信号の周波数〓は 〓＝〓×32×15.75＝756KHzとなる。 また、文字記憶用RAM９は、１文字表示時間
T4内で２回読み書きが行なわれる。したがつて
文字記憶用RAM９の読み出し、書き込みサイク
ル時間ｔRCは、式(2)を満足する必要がある。
パターンを発生し、これを映像管（以下CRTと
称する）のごとき表示器に表示する画像表示装置
に関するものである。 なお、以下においては、各種画像の中の、特に
「文字」を表示する場合について述べるが、本発
明は文字だけでなく、図形なども含む画像一般の
表示に適用できるものである。 第１図は従来技術による文字表示装置の１例を
示すブロツク図であり、主に、システムの動作手
順（プログラム）を記憶する記憶回路４（以下シ
ステム用ROMと称する）と、システム動作時に
一時データを記憶する記憶回路３（以下システム
用RAMと称する）と、CRT画面上にどの文字を
表示するかを記憶する記憶回路９（以下文字記憶
用RAMと称する）と、文字のパターンを記憶す
る記憶回路１０（以下文字パターン発生用ROM
と称する）と、これらを制御し、処理する中央演
算処理回路１（以下CPUと略記する）からな
る。また、CPUのφ１クロツク信号およびφ２
クロツク信号を発生するクロツク発生回路２と、
CRT画面に表示するための表示タイミング信号
τを発生する表示タイミング信号発生回路７と、
CPUからのアドレス信号αと上記表示タイミン
グ信号τとを交互に切り換えるアドレス切り換え
回路８と、前記文字パターン発生用ROM１０か
らの並列信号を直列信号に変換して出力端子１２
にビデオ信号を発生する並列直列変換回路１１
と、キーボード６およびCPU１間を接続する入
出力インタフエイス回路５とを備えている。 さらに第２図に示すように、CRT１８の画面
位置と文字記憶用RAM９の記憶番地とは、たと
えばメモリ部２０の１番地は画面左上の文字を記
憶し、メモリ部２０の２番地は画面中央上段の文
字を記憶するというように、１対１に対応してい
る。すなわち、CRT１８の画面上に例えば32文
字、８行の文字を表示するとすれば、文字記憶用
RAM９は32×８＝256バイト（１文字と１バイト
として）の記憶容量が必要となる。 キーボード６からの入力画像信号を画面に表示
する場合を例にして第１図の動作を説明する。
CRT１８の画面上に常に文字を表示することが
可能な表示方式としてφ２サイクルスチール表示
方式と仮称する方式がある。φ２サイクルスチー
ル表示方式とは、第３図に示すように、CPU１
のφ１クロツク信号の立ち上がりからT1時間遅
れて、CPU１がアドレスαを出し、φ２クロツ
ク信号の立ち下がりでデータ信号ｄ（第３図）を
やりとりするということを有効に利用した方式で
あり、φ２クロツク信号が発生していない期間、
すなわちT2期間には文字記憶用RAM９をCPU１
のアドレスバス１４から切り離し、表示タイミン
グ信号発生回路７からの表示タイミング信号τを
用いて文字記憶用RAM９からデータを取り出
し、表示する方式である。 今、キーボード６から文字“Ａ”をキー入力し
た場合、これをコード化した文字コード信号は入
出力インタフエイス回路５を介してデータバス１
３に印加され、システム用ROM４に記憶された
手順に従つてシステム用RAM３を用いながら
CPU１の内部に取り入れられる。次にCPU１
は、上記文字“Ａ”を表示する画面の位置に対応
したアドレスを出力するとともに、先にCPU１
に取り入れたコード化した文字コード信号を出力
する。 一方、前記サイクルスチール表示方式で表示す
べくアドレス切り換え回路８は、φ２クロツク信
号によつて切り換えられる。第４図に示すように
アドレス切り換え回路８は、φ２クロツク信号が
入力されるT3期間にはアドレスバス１４側に、
またφ２クロツク信号１７が入力されないT2期
間には表示タイミング信号発生回路７側に切り換
えられる。すなわち、T3期間には文字記憶用
RAM９がCPU１と接続されるので、CPU１から
文字記憶用RAM９への文字コードデータの書き
込みが可能となり、T2期間には文字記憶用RAM
９が表示タイミング信号発生回路７と接続される
ので、表示タイミング信号τによつて文字コード
信号が読み出される。したがつて、前述のように
してCPU１に取り入れられた文字“Ａ”の文字
コード信号は上記T3期間に文字記憶用RAM９に
記憶される。ひき続きキーボード６から文字
“Ｂ”をカー入力した場合、コード化された信号
は、上記と同様T3期間に、第２図に示すよう
に、文字記憶用RAM９の前記“Ａ”のコード化
した信号が記憶されている次の番地に記憶され
る。このようにして、順次表示する文字のコード
信号が文字記憶用RAM９に記憶されていく。 文字記憶用RAM９に記憶された文字は先に説
明したφ２サイクルスチール表示方式でCRT画
面に表示される。第４図に示すようにアドレス切
り換え回路８にφ２クロツク信号が入力されてい
ないT2期間の間、文字記憶用RAM９は表示タイ
ミング信号発生回路７と接続され、該表示タイミ
ング信号発生回路７からの表示タイミング信号τ
が文字記憶用RAM９のアドレス入力端子２１に
印加されるので、１水平走査に同期して文字記憶
用RAM９から文字コード信号がデータ出力端子
２２に出力される。本明細書においては、表示タ
イミング信号発生回路７および並列直列変換回路
１１を文字表示駆動回路と総称する。第２図の例
では１水平走査期間にデータ出力端子２２より
“ABC”の文字コードがT4期間ごとに次々と出力
される。この出力は文字パターン発生用ROM１
０のアドレス入力の１部としてアドレス入力端子
２５（第５図）に入力され、文字パターンＡ，
Ｂ，Ｃ等を選択する。文字パターン発生用ROM
１０では第５図に示すごとく横８ビツト縦８ビツ
トで文字パターンを形成している。したがつて、
たとえば64文字を記憶するには 64×８×８ビツト＝512バイト の記憶容量が必要となる。 文字記憶用RAM９からのアドレス信号（すな
わち文字コード信号）によつて選択された文字パ
ターンは表示タイミング信号発生回路７からの信
号によつて文字パターン上方より順に水平走査に
同期して８ビツト単位でデータ出力端子２６に出
力される。この８ビツトの出力信号は第６図に示
すように並列直列変換回路１１によつてビデオ信
号２８に変換され、出力端子１２より出力されて
CRT画面上に表示される。 このようにアドレス切り換え回路８をφ２クロ
ツク信号によつて切り換え、第４図ｉで示す１文
字表示時間T4内に、CPU１から文字記憶用RAM
９への書き込み、および表示タイミング信号τに
よるデータの読み出しを行なうφ２サイクルスチ
ール表示方式を採用することで、CRT画面上に
常に文字を表示することが可能となる。 しかしながら、この従来技術による表示装置で
は下記のような欠点がある。 先に説明したようにφ２クロツク信号の１周期
で１文字分のデータを文字記憶用RAM９から読
み出すため、φ２クロツク信号の周波数〓は式
(1)で与えられる。 〓＝１／Ｋ×Ｎ×H ……(1) H：CRTの水平走査周波数 Ｎ：１行の文字数 Ｋ：CRT水平方向の有効表示範
囲 １行の文字数を32文字、CRT水平方向の有効
表示範囲を2/3、CRTの水平走査周波数を15.75K
Hzとすると、φ２クロツク信号の周波数〓は 〓＝〓×32×15.75＝756KHzとなる。 また、文字記憶用RAM９は、１文字表示時間
T4内で２回読み書きが行なわれる。したがつて
文字記憶用RAM９の読み出し、書き込みサイク
ル時間ｔRCは、式(2)を満足する必要がある。
【表】
φ 〓
φ＝756KHzの時、tＲＣは
tＲＣ＜661〓 となる。
この例のように、１行32文字、有効表示範囲2/
３であれば一般によく使用されるCPUやRAMを用
いることができるが、表示文字数が１行80文字程
度になると一般によく使用されるCPUやRAMを
用いることができなくなる。なぜならば、１行80
文字、有効表示範囲を2/3、CRTの水平走査周波
数を15.75KHzとすると、φ２クロツク信号周波
数〓、文字記憶用RAM９の読み出し書き込み
サイクル時間ｔRCは式(1)，(2)より 〓＝〓×80×15.75＝1890KHz ｔRC＜１／２〓＝265ns となり、したがつて１行80文字程度を表示し、常
時CRT画面に文字を表示する文字表示装置は、
非常に高速で動作するCPUや文字記憶用RAMな
ど高価で特殊な回路部品を必要とし、高価なもの
となつてしまう。 また、ダイナミツクRAMのようにリフレツシ
ユをする必要がある回路部品を用いて文字表示装
置で、前述のごとく、常時CRT画面上に文字を
表示する場合においても、やはり１文字表示時間
T4内に２回読み書きをするために、高価で特殊
なCPU，RAMを用いる必要がある。 本発明の目的は非常に高速で動作するCPUや
文字記憶用RAMなどの高価で特殊な回路部品を
用いずに、１文字表示時間T4内に文字記憶用
RAMを複数回読み書きできるようにし、安価で
常時CRT画面上に文字を表示することが可能な
文字表示装置を提供することにある。 前記目的を達成すべく、本発明においては文字
記憶用RAMを複数系統用い、第１の文字記憶用
RAMでCPUが書き込み動作を行なつている間
に、第２の文字記憶用RAMでは表示タイミング
信号によつて読み出し動作を行ない、第３の文字
記憶RAMではリフレツシユを行なうというよう
に、複数系統のRAMを同時に動作させ、これら
を１文字表示時間ごとに順に切り換えていく回路
構成が採用されている。 第７図は本発明の１実施例を示すブロツク図で
あり、従来例と同じものには同一番号を付した。
図において９Ａ，９Ｂは表示文字を記憶する第
１，第２文字記憶用RAM，８Ａ，８Ｂはアドレ
ス信号を切り換える第１，第２アドレス切り換え
回路、２９はクロツク発生回路、３４は上記第
１，第２文字記憶用RAM９Ａ，９Ｂからのデー
タ信号を切り換える出力信号切り換え回路、４４
は最下位アドレス信号である。また第８図Ａ〜Ｃ
に示すように、CRT１８の画面位置と第１，第
２文字記憶用RAM９Ａ，９Ｂの記憶番地との関
係は、たとえば第１文字記憶用RAM９Ａのメモ
リ部３６の１番地に画面左上の文字を記憶し、１
つ飛んだ文字は同メモリ部３６の２番地に記憶
し、第２文字記憶用RAM９Ｂのメモリ部４０の
１番地には、画面左上から２つ目の文字を記憶
し、１つ飛んだ文字は同メモリ部４０の２番地に
記憶する……というように１対１に対応してい
る。 つぎにキーボード６からの入力信号を画面に表
示する場合の動作を説明する。キーボード６から
文字“Ａ”をキー入力した場合、前述と同様に、
これをコード化した文字コード信号が入出力イン
タフエイス回路５を介してデータバス１３に印加
され、システム用ROM４に記憶された手順に従
つてシステム用RAM３を用いながらCPU１の内
部に取り入れられる。CPU１は上記文字“Ａ”
を表示する画面の位置に対応したアドレス信号α
を出力するとともに、先にCPU１に取り入れた
コード化した文字コード信号を出力する。 一方、前述したφ２サイクルスチール表示方式
で表示するため第１，第２アドレス切り換え回路
８Ａ，８Ｂは、切り換え信号４３（第９図）によ
つてそれぞれ切り換えられる。すなわち、切り換
え信号４３が入力されたT5期間においては、第
７図に示すように、第２アドレス切り換え回路８
Ｂは表示タイミング発生回路７に、第１アドレス
切り換え回路８Ａはアドレスバス１４にそれぞれ
接続される。また、切り換え信号４３が入力され
ないT6期間においては、第７図の位置とは逆側
に―すなわち、第２アドレス切り換え回路８Ｂは
アドレスバス１４側に、第１アドレス切り換え回
路８Ａは表示タイミング発生回路７側にそれぞれ
切り換えられる。 したがつてCPU１に取り入れられた、コード
化した文字“Ａ”の文字コード信号は、上記T5
期間に第１文字記憶用RAM９Ａに記憶される
（第９図ｍ）。ひき続き、キーボード６から文字
“Ｂ”をキー入力した場合、第１，第２アドレス
切り換え回路８Ａ，８Ｂが第７図の位置とは逆側
に切り換わる。そして第９図のT6期間にこれを
第２文字記憶用RAM９Ｂに記憶するために（第
９図ｎ参照）、図示のようにφ２クロツク信号が
引きのばされる。このようにクロツク信号φ２が
引きのばされることによつて、第８図Ｃのように
第２文字記憶用RAM９Ｂに文字“Ｂ”が記憶さ
れる。このようにφ２クロツク信号の幅を変更し
つつ、第１，第２アドレス切り換え回路８Ａ，８
Ｂを切り換えることにより、順次表示する文字の
コード信号が第１，第２文字記憶用RAM９Ａ，
９Ｂに交互に記憶されていく。 第１，第２文字記憶用RAM９Ａ，９Ｂに記憶
された文字は先に説明したφ２サイクルスチール
表示方式でCRT画面に表示される。第１，第２
アドレス切り換え回路８Ａ，８Ｂが切り換え信号
４３によつて１文字表示時間T4ごとに切り換え
られ、第９図ｍ，ｎに示すように第１，第２文字
記憶用RAM９Ａ，９Ｂは１文字ごとに交互に表
示に用いられる。すなわち、第１，第２アドレス
切り換え回路８Ａ，８Ｂに切り換え信号４３が入
力されているT5期間には、表示タイミング信号
τが第２アドレス切り換え８Ｂを介して第２文字
記憶用RAM９Ｂのアドレス入力端子４１に入力
されるので、前記RAM９Ｂは図ｎのように１水
平走査に同期して文字コード信号が出力端子４２
より出力する。切り換え信号４３が入力されてい
ないT6期間には、表示タイミング信号τが第１
アドレス切り換え回路８Ａを介して第１文字記憶
用RAM９Ａのアドレス入力端子３７に入力さ
れ、図ｍのように１水平走査に同期して文字コー
ド信号が前記RAM９Ａの出力端子３８より出力
される。このように第１，第２文字記憶用RAM
９Ａ，９Ｂから交互に出力された文字コード信号
は出力信号切り換え回路３４で交互に取り出さ
れ、文字パターン発生用ROM１０のアドレス入
力の１部としてアドレス入力端子２５に入力さ
れ、文字パターンＡ，Ｂ，Ｃを選択する。選択さ
れた文字パターンは表示タイミング信号発生回路
７からの信号によつて文字パターン上方より順に
水平走査に同期して出力され、並列直列交換回路
１１で時系列のビデオ信号２８となる。 第９図に示すように、本発明においてはφ２ク
ロツク信号の最短の１周期内に２文字分のデータ
を第１，第２文字記憶用RAM９Ａ，９Ｂから読
み出すため、φ２クロツク信号の周波数〓は式
(3)で与えられる。すなわち、従来技術による表示
装置の 〓＝１／２×１／Ｋ×Ｎ×H ……(3) H：CRTの水平走査周波数 Ｎ：１行の文字数 Ｋ：CRT水平方向の有効表示範
囲 φ２クロツク信号周波数と同じ値に設定すれば、
２倍の文字を表示することができる。また第１，
第２文字記憶用RAM９Ａ，９Ｂは、１文字表示
時間T4内で１回読み書きが行なわれるだけであ
る。したがつて第１，第２文字記憶用RAM９
Ａ，９Ｂの読み出し、書き込みサイクル時間ｔRC
は式(4)を満足すればよい。これは従来技術による
表示装 ｔRC＜T4 ……(4) 置に用いられる文字記憶用RAMの読み出し、書
き込みサイクル時間の２倍であり、同一の読み出
し、書き込みサイクル時間を有するRAMを用い
たとすれば、本発明による表示装置は２倍の文字
を表示できることを示している。 以上説明したように、本発明によれば高速で動
作するCPUやRAMなど、高価で特殊な回路部品
を使用せずに、１行あたりの表示文字数を従来技
術による表示装置の２倍まで増加させることが可
能となる。なお、以上においては、文字記憶用
RAMとして２系統を用いた場合について本発明
を説明したが、ダイナミツクRAMなどのように
リフレツシユが必要な回路部品を用いた文字表示
装置であれば文字記憶用RAMを３系統用いれば
よいことは明らかであり、このような場合も本発
明の範囲に含まれるものである。さらに、一般的
にＭ系統の文字記憶用RAMを用いてやれば、高
速で動作する特殊部品を用いなくても、CRT画
面に常時文字を表示し、かつＭ個の処理が可能と
なることも明らかであろう。 以上説明したように本発明によれば、高速で動
作するCPUやRAMなど特殊な回路部品を用いな
くても、CRT画面に常時文字を表示しながら、
一方ではCPUによる文字記憶用RAMのアクセス
を自由かつ高速に行なつて高速描画を容易にする
文字表示装置を得ることができる。すなわち、１
行80文字程度の文字を表示する文字表示装置にお
いて、900KHz程度で動作するCPUや500nsの読み
出し、書き込みサイクル時間を有するRAMを使
用することができる。また、文字は常時表示され
るため画面のちらつきもなく、したがつて機能が
向上した、操作性のよい、安価な文字表示装置を
達成することができる。 なお、本明細書の冒頭でも述べたように、この
発明が「文字」表示のみでなく、図形などを含む
画像表示一般に適用できることは、以上の説明か
ら容易に理解されるであろう。
φ＝756KHzの時、tＲＣは
tＲＣ＜661〓 となる。
この例のように、１行32文字、有効表示範囲2/
３であれば一般によく使用されるCPUやRAMを用
いることができるが、表示文字数が１行80文字程
度になると一般によく使用されるCPUやRAMを
用いることができなくなる。なぜならば、１行80
文字、有効表示範囲を2/3、CRTの水平走査周波
数を15.75KHzとすると、φ２クロツク信号周波
数〓、文字記憶用RAM９の読み出し書き込み
サイクル時間ｔRCは式(1)，(2)より 〓＝〓×80×15.75＝1890KHz ｔRC＜１／２〓＝265ns となり、したがつて１行80文字程度を表示し、常
時CRT画面に文字を表示する文字表示装置は、
非常に高速で動作するCPUや文字記憶用RAMな
ど高価で特殊な回路部品を必要とし、高価なもの
となつてしまう。 また、ダイナミツクRAMのようにリフレツシ
ユをする必要がある回路部品を用いて文字表示装
置で、前述のごとく、常時CRT画面上に文字を
表示する場合においても、やはり１文字表示時間
T4内に２回読み書きをするために、高価で特殊
なCPU，RAMを用いる必要がある。 本発明の目的は非常に高速で動作するCPUや
文字記憶用RAMなどの高価で特殊な回路部品を
用いずに、１文字表示時間T4内に文字記憶用
RAMを複数回読み書きできるようにし、安価で
常時CRT画面上に文字を表示することが可能な
文字表示装置を提供することにある。 前記目的を達成すべく、本発明においては文字
記憶用RAMを複数系統用い、第１の文字記憶用
RAMでCPUが書き込み動作を行なつている間
に、第２の文字記憶用RAMでは表示タイミング
信号によつて読み出し動作を行ない、第３の文字
記憶RAMではリフレツシユを行なうというよう
に、複数系統のRAMを同時に動作させ、これら
を１文字表示時間ごとに順に切り換えていく回路
構成が採用されている。 第７図は本発明の１実施例を示すブロツク図で
あり、従来例と同じものには同一番号を付した。
図において９Ａ，９Ｂは表示文字を記憶する第
１，第２文字記憶用RAM，８Ａ，８Ｂはアドレ
ス信号を切り換える第１，第２アドレス切り換え
回路、２９はクロツク発生回路、３４は上記第
１，第２文字記憶用RAM９Ａ，９Ｂからのデー
タ信号を切り換える出力信号切り換え回路、４４
は最下位アドレス信号である。また第８図Ａ〜Ｃ
に示すように、CRT１８の画面位置と第１，第
２文字記憶用RAM９Ａ，９Ｂの記憶番地との関
係は、たとえば第１文字記憶用RAM９Ａのメモ
リ部３６の１番地に画面左上の文字を記憶し、１
つ飛んだ文字は同メモリ部３６の２番地に記憶
し、第２文字記憶用RAM９Ｂのメモリ部４０の
１番地には、画面左上から２つ目の文字を記憶
し、１つ飛んだ文字は同メモリ部４０の２番地に
記憶する……というように１対１に対応してい
る。 つぎにキーボード６からの入力信号を画面に表
示する場合の動作を説明する。キーボード６から
文字“Ａ”をキー入力した場合、前述と同様に、
これをコード化した文字コード信号が入出力イン
タフエイス回路５を介してデータバス１３に印加
され、システム用ROM４に記憶された手順に従
つてシステム用RAM３を用いながらCPU１の内
部に取り入れられる。CPU１は上記文字“Ａ”
を表示する画面の位置に対応したアドレス信号α
を出力するとともに、先にCPU１に取り入れた
コード化した文字コード信号を出力する。 一方、前述したφ２サイクルスチール表示方式
で表示するため第１，第２アドレス切り換え回路
８Ａ，８Ｂは、切り換え信号４３（第９図）によ
つてそれぞれ切り換えられる。すなわち、切り換
え信号４３が入力されたT5期間においては、第
７図に示すように、第２アドレス切り換え回路８
Ｂは表示タイミング発生回路７に、第１アドレス
切り換え回路８Ａはアドレスバス１４にそれぞれ
接続される。また、切り換え信号４３が入力され
ないT6期間においては、第７図の位置とは逆側
に―すなわち、第２アドレス切り換え回路８Ｂは
アドレスバス１４側に、第１アドレス切り換え回
路８Ａは表示タイミング発生回路７側にそれぞれ
切り換えられる。 したがつてCPU１に取り入れられた、コード
化した文字“Ａ”の文字コード信号は、上記T5
期間に第１文字記憶用RAM９Ａに記憶される
（第９図ｍ）。ひき続き、キーボード６から文字
“Ｂ”をキー入力した場合、第１，第２アドレス
切り換え回路８Ａ，８Ｂが第７図の位置とは逆側
に切り換わる。そして第９図のT6期間にこれを
第２文字記憶用RAM９Ｂに記憶するために（第
９図ｎ参照）、図示のようにφ２クロツク信号が
引きのばされる。このようにクロツク信号φ２が
引きのばされることによつて、第８図Ｃのように
第２文字記憶用RAM９Ｂに文字“Ｂ”が記憶さ
れる。このようにφ２クロツク信号の幅を変更し
つつ、第１，第２アドレス切り換え回路８Ａ，８
Ｂを切り換えることにより、順次表示する文字の
コード信号が第１，第２文字記憶用RAM９Ａ，
９Ｂに交互に記憶されていく。 第１，第２文字記憶用RAM９Ａ，９Ｂに記憶
された文字は先に説明したφ２サイクルスチール
表示方式でCRT画面に表示される。第１，第２
アドレス切り換え回路８Ａ，８Ｂが切り換え信号
４３によつて１文字表示時間T4ごとに切り換え
られ、第９図ｍ，ｎに示すように第１，第２文字
記憶用RAM９Ａ，９Ｂは１文字ごとに交互に表
示に用いられる。すなわち、第１，第２アドレス
切り換え回路８Ａ，８Ｂに切り換え信号４３が入
力されているT5期間には、表示タイミング信号
τが第２アドレス切り換え８Ｂを介して第２文字
記憶用RAM９Ｂのアドレス入力端子４１に入力
されるので、前記RAM９Ｂは図ｎのように１水
平走査に同期して文字コード信号が出力端子４２
より出力する。切り換え信号４３が入力されてい
ないT6期間には、表示タイミング信号τが第１
アドレス切り換え回路８Ａを介して第１文字記憶
用RAM９Ａのアドレス入力端子３７に入力さ
れ、図ｍのように１水平走査に同期して文字コー
ド信号が前記RAM９Ａの出力端子３８より出力
される。このように第１，第２文字記憶用RAM
９Ａ，９Ｂから交互に出力された文字コード信号
は出力信号切り換え回路３４で交互に取り出さ
れ、文字パターン発生用ROM１０のアドレス入
力の１部としてアドレス入力端子２５に入力さ
れ、文字パターンＡ，Ｂ，Ｃを選択する。選択さ
れた文字パターンは表示タイミング信号発生回路
７からの信号によつて文字パターン上方より順に
水平走査に同期して出力され、並列直列交換回路
１１で時系列のビデオ信号２８となる。 第９図に示すように、本発明においてはφ２ク
ロツク信号の最短の１周期内に２文字分のデータ
を第１，第２文字記憶用RAM９Ａ，９Ｂから読
み出すため、φ２クロツク信号の周波数〓は式
(3)で与えられる。すなわち、従来技術による表示
装置の 〓＝１／２×１／Ｋ×Ｎ×H ……(3) H：CRTの水平走査周波数 Ｎ：１行の文字数 Ｋ：CRT水平方向の有効表示範
囲 φ２クロツク信号周波数と同じ値に設定すれば、
２倍の文字を表示することができる。また第１，
第２文字記憶用RAM９Ａ，９Ｂは、１文字表示
時間T4内で１回読み書きが行なわれるだけであ
る。したがつて第１，第２文字記憶用RAM９
Ａ，９Ｂの読み出し、書き込みサイクル時間ｔRC
は式(4)を満足すればよい。これは従来技術による
表示装 ｔRC＜T4 ……(4) 置に用いられる文字記憶用RAMの読み出し、書
き込みサイクル時間の２倍であり、同一の読み出
し、書き込みサイクル時間を有するRAMを用い
たとすれば、本発明による表示装置は２倍の文字
を表示できることを示している。 以上説明したように、本発明によれば高速で動
作するCPUやRAMなど、高価で特殊な回路部品
を使用せずに、１行あたりの表示文字数を従来技
術による表示装置の２倍まで増加させることが可
能となる。なお、以上においては、文字記憶用
RAMとして２系統を用いた場合について本発明
を説明したが、ダイナミツクRAMなどのように
リフレツシユが必要な回路部品を用いた文字表示
装置であれば文字記憶用RAMを３系統用いれば
よいことは明らかであり、このような場合も本発
明の範囲に含まれるものである。さらに、一般的
にＭ系統の文字記憶用RAMを用いてやれば、高
速で動作する特殊部品を用いなくても、CRT画
面に常時文字を表示し、かつＭ個の処理が可能と
なることも明らかであろう。 以上説明したように本発明によれば、高速で動
作するCPUやRAMなど特殊な回路部品を用いな
くても、CRT画面に常時文字を表示しながら、
一方ではCPUによる文字記憶用RAMのアクセス
を自由かつ高速に行なつて高速描画を容易にする
文字表示装置を得ることができる。すなわち、１
行80文字程度の文字を表示する文字表示装置にお
いて、900KHz程度で動作するCPUや500nsの読み
出し、書き込みサイクル時間を有するRAMを使
用することができる。また、文字は常時表示され
るため画面のちらつきもなく、したがつて機能が
向上した、操作性のよい、安価な文字表示装置を
達成することができる。 なお、本明細書の冒頭でも述べたように、この
発明が「文字」表示のみでなく、図形などを含む
画像表示一般に適用できることは、以上の説明か
ら容易に理解されるであろう。
第１図は従来の文字表示装置のブロツク図、第
２図は第１図における文字記憶用RAMとCRT画
面との関係を示す図、第３図はCPUのクロツク
信号とアドレス信号、データ信号との関係を示す
タイミングチヤート、第４図は文字記憶用RAM
の使用状態を表わすタイミングチヤート、第５図
は文字パターン発生用ROMに記憶されている文
字パターンの１例を示す図、第６図は並列直列変
換回路を説明する図、第７図は本発明の一実施例
のブロツク図、第８図は第７図における第１，第
２文字記憶用RAMとCRT画面との関係を示す
図、第９図は第１，第２文字記憶用RAMの使用
状態を表わすタイミングチヤートである。 １…CPU、２…クロツク発生回路、７…表示
タイミング信号発生回路、８Ａ，８Ｂ…第１，第
２アドレス切換回路、９Ａ，９Ｂ…第１，第２文
字記憶用RAM、１０…文字パターン発生用
ROM、１１…並列直列変換回路、３４…出力信
号切換回路。
２図は第１図における文字記憶用RAMとCRT画
面との関係を示す図、第３図はCPUのクロツク
信号とアドレス信号、データ信号との関係を示す
タイミングチヤート、第４図は文字記憶用RAM
の使用状態を表わすタイミングチヤート、第５図
は文字パターン発生用ROMに記憶されている文
字パターンの１例を示す図、第６図は並列直列変
換回路を説明する図、第７図は本発明の一実施例
のブロツク図、第８図は第７図における第１，第
２文字記憶用RAMとCRT画面との関係を示す
図、第９図は第１，第２文字記憶用RAMの使用
状態を表わすタイミングチヤートである。 １…CPU、２…クロツク発生回路、７…表示
タイミング信号発生回路、８Ａ，８Ｂ…第１，第
２アドレス切換回路、９Ａ，９Ｂ…第１，第２文
字記憶用RAM、１０…文字パターン発生用
ROM、１１…並列直列変換回路、３４…出力信
号切換回路。
Claims (1)
- 【特許請求の範囲】 １ 表示する画像情報を記憶する記憶回路と、表
示タイミング信号を発生し、該表示タイミング信
号を該記憶回路に供給する表示タイミング信号発
生回路とを有し、該記憶回路から、該表示タイミ
ング信号に従つて順次読出された表示画像情報を
表示する画像表示装置において、 該記憶回路が複数系統設けられ、 該表示タイミング信号を該複数系統の記憶回路
に順次切換えて供給すると共に、該表示タイミン
グ信号が供給されていない記憶回路には中央演算
処理回路からのアドレス信号を供給するアドレス
信号切換回路と、 入力端を該複数系統の記憶回路のそれぞれの出
力端に接続され、該アドレス信号切換回路の切換
動作に同期して、該複数系統の記憶回路のうち、
該表示タイミング信号を供給されているものから
の出力信号を選択出力する出力信号切換回路とを
有することを特徴とする画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6568578A JPS54157439A (en) | 1978-06-02 | 1978-06-02 | Character display unit |
| US06/044,379 US4298931A (en) | 1978-06-02 | 1979-06-01 | Character pattern display system |
| DE2922540A DE2922540C2 (de) | 1978-06-02 | 1979-06-01 | Datenverarbeitungsanlage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6568578A JPS54157439A (en) | 1978-06-02 | 1978-06-02 | Character display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54157439A JPS54157439A (en) | 1979-12-12 |
| JPS6161136B2 true JPS6161136B2 (ja) | 1986-12-24 |
Family
ID=13294102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6568578A Granted JPS54157439A (en) | 1978-06-02 | 1978-06-02 | Character display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54157439A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106243A (ja) * | 1973-02-09 | 1974-10-08 | ||
| JPS5128440A (ja) * | 1974-09-03 | 1976-03-10 | Matsushita Electric Ind Co Ltd | Deisupureisochi |
-
1978
- 1978-06-02 JP JP6568578A patent/JPS54157439A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106243A (ja) * | 1973-02-09 | 1974-10-08 | ||
| JPS5128440A (ja) * | 1974-09-03 | 1976-03-10 | Matsushita Electric Ind Co Ltd | Deisupureisochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54157439A (en) | 1979-12-12 |
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