JPS6160139A - エラ−訂正方式 - Google Patents
エラ−訂正方式Info
- Publication number
- JPS6160139A JPS6160139A JP59181956A JP18195684A JPS6160139A JP S6160139 A JPS6160139 A JP S6160139A JP 59181956 A JP59181956 A JP 59181956A JP 18195684 A JP18195684 A JP 18195684A JP S6160139 A JPS6160139 A JP S6160139A
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- JP
- Japan
- Prior art keywords
- data
- error
- data transfer
- correction
- bus
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は複数のデータ授受手段間で授受されるデータの
エラー訂正の仕方を改善したエラー訂正方式に関する。
エラー訂正の仕方を改善したエラー訂正方式に関する。
情報処理装置においては、そこで処理されるデータにエ
ラーが生じないことが望まれるのであるが、その装置内
にはエラー発生因子が存在するので、処理されるデータ
にエラーが発生しているか否かを絶えずチェックし、発
生したエラーカ１］正可能ならばそのエラーを訂正して
データの処理を続行せしめ、訂正不可ならば所定の処置
をとらしめるエラー検出訂正回路が設けられている。
ラーが生じないことが望まれるのであるが、その装置内
にはエラー発生因子が存在するので、処理されるデータ
にエラーが発生しているか否かを絶えずチェックし、発
生したエラーカ１］正可能ならばそのエラーを訂正して
データの処理を続行せしめ、訂正不可ならば所定の処置
をとらしめるエラー検出訂正回路が設けられている。
このようなエラー検出訂正回路においてもその機能を果
たすのに有意な処理時間を必要とするほか、このエラー
検出訂正回路を、装置を構成する同−又は類偵の構成要
素毎に設けるとハードウェアが増加し、信頼性の低下を
招く原因になるから、エラー検出訂正回路を含めた装置
構成要素の処理時間を短縮し、その信頼性を向上させた
いという観点からすれば、この種エラー検出訂正回路が
少ないことが望まれることとなる。
たすのに有意な処理時間を必要とするほか、このエラー
検出訂正回路を、装置を構成する同−又は類偵の構成要
素毎に設けるとハードウェアが増加し、信頼性の低下を
招く原因になるから、エラー検出訂正回路を含めた装置
構成要素の処理時間を短縮し、その信頼性を向上させた
いという観点からすれば、この種エラー検出訂正回路が
少ないことが望まれることとなる。
〔従来の技術〕
従来におりる情報処理装置のメモリ関連部分でのエラー
訂正方式の例を第５図及び第６図に示しである。第５図
はプロセッサ、又は入出力コントローラ等であるメモリ
アクセス装置ａ−Ｑ、 ａ −１、ａ−２，・・・は
メモリコントローラｂを介してメモリカードｃ−Ｑ、ｃ
−１，・・・をアクセスするように構成されている。そ
のメモリコントローラｂにはエラー検出訂正回路（ＥＣ
Ｃ）ｄが設けられており、メモリカードからデータを読
み出すときエラーが検出されるならばエラーを訂正する
。
訂正方式の例を第５図及び第６図に示しである。第５図
はプロセッサ、又は入出力コントローラ等であるメモリ
アクセス装置ａ−Ｑ、 ａ −１、ａ−２，・・・は
メモリコントローラｂを介してメモリカードｃ−Ｑ、ｃ
−１，・・・をアクセスするように構成されている。そ
のメモリコントローラｂにはエラー検出訂正回路（ＥＣ
Ｃ）ｄが設けられており、メモリカードからデータを読
み出すときエラーが検出されるならばエラーを訂正する
。
このようなエラー検出訂正回路をメモリアクセス装置ａ
−０，ａ−１，ａ−２，・・・毎に設けるようにしたの
が第６図に示す情報処理装置のメモリ関連部分である。
−０，ａ−１，ａ−２，・・・毎に設けるようにしたの
が第６図に示す情報処理装置のメモリ関連部分である。
」二連の第５図及び第６図の方式はいずれも、そのメモ
リアクセスの際必ずエラー検出訂正回路を経るためアク
セスタイムが長くなり、メモリのスループットが長くな
らざるを得ない。又、第５図の方式にあっては、２系統
のインタフェースＡ。
リアクセスの際必ずエラー検出訂正回路を経るためアク
セスタイムが長くなり、メモリのスループットが長くな
らざるを得ない。又、第５図の方式にあっては、２系統
のインタフェースＡ。
Ｂを通るためアクセスタイムが長くなるほか、メモリコ
ントローラｂのドライバの故障によってデータの誤りを
引き起こす。又、第６図の方式にあっては、メモリアク
セス装置の数の増加に比例してエラー検出訂正回路のハ
ードウェア量が増加する。
ントローラｂのドライバの故障によってデータの誤りを
引き起こす。又、第６図の方式にあっては、メモリアク
セス装置の数の増加に比例してエラー検出訂正回路のハ
ードウェア量が増加する。
本発明は上述した問題点を解決し得るエラー訂正方式を
提供するもので、その第１の手段はデータ転送インタフ
ェースを介してデータを授受する主データ授受手段及び
従データ授受手段と、前記データ転送インタフェースに
並列に接続され、前記データ転送インタフェースを介し
て転送されるデータの有効性をチェックしてエラー発生
信号及び有効性なきデータのための訂正データを送出す
るエラー検出訂正手段と、前記エラー検出訂正手段から
のエラー発生信号に応答して主データ授受手段に訂正デ
ータについての再転送処理を行なわしめる手段とを備え
て構成したものであり、第２の手段はデータ転送インタ
フェースを介してデータを授受する主データ授受手段及
び従データ授受手段と、前記データ転送インタフェース
に並列に接続され、前記データ転送インタフェースを介
し′て転送されるデータの有効性をチェックしてエラー
発生信号及び有効性なきデータのための訂正データを送
出するエラー検出訂正手段と、前記転送されるデータに
係り合っている主データ授受手段を識別する手段と、前
記エラー検出訂正手段のエラー発生信号及び識別手段の
識別信号に応答して識別信号によって識別される主デー
タ授受手段に訂正データについての再転送処理を行なわ
しめる手段とを備えて構成したものである。
提供するもので、その第１の手段はデータ転送インタフ
ェースを介してデータを授受する主データ授受手段及び
従データ授受手段と、前記データ転送インタフェースに
並列に接続され、前記データ転送インタフェースを介し
て転送されるデータの有効性をチェックしてエラー発生
信号及び有効性なきデータのための訂正データを送出す
るエラー検出訂正手段と、前記エラー検出訂正手段から
のエラー発生信号に応答して主データ授受手段に訂正デ
ータについての再転送処理を行なわしめる手段とを備え
て構成したものであり、第２の手段はデータ転送インタ
フェースを介してデータを授受する主データ授受手段及
び従データ授受手段と、前記データ転送インタフェース
に並列に接続され、前記データ転送インタフェースを介
し′て転送されるデータの有効性をチェックしてエラー
発生信号及び有効性なきデータのための訂正データを送
出するエラー検出訂正手段と、前記転送されるデータに
係り合っている主データ授受手段を識別する手段と、前
記エラー検出訂正手段のエラー発生信号及び識別手段の
識別信号に応答して識別信号によって識別される主デー
タ授受手段に訂正データについての再転送処理を行なわ
しめる手段とを備えて構成したものである。
本発明方式によれば、主データ授受手段と従データ授受
手段との間でデータ転送インタフェースを介して転送さ
れるデータをデータ転送インタフェースに並列に設けら
れたエラー検出訂正手段で監視するようにしているから
、データは従来のように必ずエラー訂正手段のエラー検
出訂正回路を経由する必要性はなくなった。従って、そ
こで費やされる時間だ＋Ｊ処理時間を短縮することがで
きる。又、エラー検出訂正回路は１つで足りることとな
り、それだけハードウェア量を削減し信頼性の向」二も
図り得る。
手段との間でデータ転送インタフェースを介して転送さ
れるデータをデータ転送インタフェースに並列に設けら
れたエラー検出訂正手段で監視するようにしているから
、データは従来のように必ずエラー訂正手段のエラー検
出訂正回路を経由する必要性はなくなった。従って、そ
こで費やされる時間だ＋Ｊ処理時間を短縮することがで
きる。又、エラー検出訂正回路は１つで足りることとな
り、それだけハードウェア量を削減し信頼性の向」二も
図り得る。
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の１つの実施例を示す。この図において
、Ｉｔ、１２ ・・・はプロセッサ等のメモリアクセ
ス装置で、これらのメモリアクセス装置はデータバス２
及びアドレスバス３を介してメモリカード４１，４２
・・・に接続される。メモリアクセス装置の各々は同一
の構成要素から成るので、メモリアクセス装置１１につ
いてその構成を説明する。
、Ｉｔ、１２ ・・・はプロセッサ等のメモリアクセ
ス装置で、これらのメモリアクセス装置はデータバス２
及びアドレスバス３を介してメモリカード４１，４２
・・・に接続される。メモリアクセス装置の各々は同一
の構成要素から成るので、メモリアクセス装置１１につ
いてその構成を説明する。
メモリアクセス装置１１は制御回路ＣＮＴＩＩの制御の
下に、データバス２からバッファ５１を介してリードデ
ータレジスタＲＲＩにセントされるデータに処理回路６
１での所要の処理を与えて送出するが、その際のデータ
のためのアｌレスがバッファ８１を介してアドレスバス
３とアルレスレジスタＡＰＩとの間で授受されるように
構成されている。又、制御回路ＣＮＴＬＩはアクセスフ
ラグＡＦＩ及びバッファ９．の出力に応答する。
下に、データバス２からバッファ５１を介してリードデ
ータレジスタＲＲＩにセントされるデータに処理回路６
１での所要の処理を与えて送出するが、その際のデータ
のためのアｌレスがバッファ８１を介してアドレスバス
３とアルレスレジスタＡＰＩとの間で授受されるように
構成されている。又、制御回路ＣＮＴＬＩはアクセスフ
ラグＡＦＩ及びバッファ９．の出力に応答する。
１０はデータバス２に接続された監視装置で、この装置
ばそのソー１−データレジスタＲＲＯがバッファ１２を
介してデータバス２に並列に接続され、そのレジスタの
データにエラーが発生しているか否かをエラー検出訂正
回路（ＥＣＣ）］３で絶えずチェックし、エラー発生の
ときそのデータのための訂正データをバッファ１４を介
してデータバス２上に送出すると共にエラー発生信号を
バッファ１５を介して」二連した各メモリアクセス装置
のバッファ９１等を介して制御回路ＣＮ Ｔ １．、１
等へ供給するように構成されている。
ばそのソー１−データレジスタＲＲＯがバッファ１２を
介してデータバス２に並列に接続され、そのレジスタの
データにエラーが発生しているか否かをエラー検出訂正
回路（ＥＣＣ）］３で絶えずチェックし、エラー発生の
ときそのデータのための訂正データをバッファ１４を介
してデータバス２上に送出すると共にエラー発生信号を
バッファ１５を介して」二連した各メモリアクセス装置
のバッファ９１等を介して制御回路ＣＮ Ｔ １．、１
等へ供給するように構成されている。
このように構成されるシステムの動作を説明する。
成るメモリカード４１ （４Ｉの１ば４１．４２・・・
のうちの１つを表す。以下同様）から読み出され、デー
タバス２を介して成るメモリアクセス装置１１へ転送さ
れるデータにエラーが発生しないならば、監視装置１０
のエラー検出訂正回路１３からはエラー発生信号が発生
されず、上記成るメモリアクセス装置１１の、その隊数
にオンに転しられているアクセスフラグＡＦｉの出力に
応答する制御回路ＣＮＴＬｉはレジスタＲＲｉ及び処理
回路６１に通常の処理態様の動作を生ぜしめる。従って
、これらの処理シーケンスを示す第２図から明らかなよ
うに（左側部分参照）、エラー検出訂正回路１３での時
間遅れなく処理を進めることができる。
のうちの１つを表す。以下同様）から読み出され、デー
タバス２を介して成るメモリアクセス装置１１へ転送さ
れるデータにエラーが発生しないならば、監視装置１０
のエラー検出訂正回路１３からはエラー発生信号が発生
されず、上記成るメモリアクセス装置１１の、その隊数
にオンに転しられているアクセスフラグＡＦｉの出力に
応答する制御回路ＣＮＴＬｉはレジスタＲＲｉ及び処理
回路６１に通常の処理態様の動作を生ぜしめる。従って
、これらの処理シーケンスを示す第２図から明らかなよ
うに（左側部分参照）、エラー検出訂正回路１３での時
間遅れなく処理を進めることができる。
監視装置１０によるエラー発生の有無の監視中にエラー
が発生すると、第２図の右側部分に示すように、メモリ
アクセス装置１１での処理はエラー発生信号に応答する
制御回路ＣＮＴＬｉの制御の下に中断され、ニラ−検出
訂正回路１３から送られて来る訂正データについて再処
理が開始される。
が発生すると、第２図の右側部分に示すように、メモリ
アクセス装置１１での処理はエラー発生信号に応答する
制御回路ＣＮＴＬｉの制御の下に中断され、ニラ−検出
訂正回路１３から送られて来る訂正データについて再処
理が開始される。
第３図は本発明の他の実施例を示す。この実施例はメモ
リアクセステ１ルスの一部にアクセスを行なったメモリ
アクセス装置の番号を入れ、これをアドレスレジスタＡ
ＲＯで受け、そのｌ／レジスタ値によりエラー検出訂正
回路１３から発生されたエラー発生信号をセレクタ１６
で選択出力するように構成した点において第１図実施例
と相違する。従って、その他の構成要素には同一参照番
号を付してその説明を省略する。なお、９ｏ＋、９ｏ２
等はバッファである。
リアクセステ１ルスの一部にアクセスを行なったメモリ
アクセス装置の番号を入れ、これをアドレスレジスタＡ
ＲＯで受け、そのｌ／レジスタ値によりエラー検出訂正
回路１３から発生されたエラー発生信号をセレクタ１６
で選択出力するように構成した点において第１図実施例
と相違する。従って、その他の構成要素には同一参照番
号を付してその説明を省略する。なお、９ｏ＋、９ｏ２
等はバッファである。
又、その作用効果も基本的には同しである。
第４図は第１図及び第３図の実施例を通信ｉ１４システ
ムにも適用し得る例を示すもので、この図において、２
（ｈ、２０２ ・・・ば醋１未装置で、これは第１図
及び第３図実施例のメモリアクセス装置に対応するもの
で、これらの端末装置２０．。
ムにも適用し得る例を示すもので、この図において、２
（ｈ、２０２ ・・・ば醋１未装置で、これは第１図
及び第３図実施例のメモリアクセス装置に対応するもの
で、これらの端末装置２０．。
２０ａ ・・・は回線２１を介して処理装置２２１゜
２２２ ・・・に接続される。これら処理装置２２゜２
２２ ・・・ば第１図及び第３図実施例のメモリカード
に対応するものである。２３は回線監視装置で〜これは
第１図又は第３図の監視装置に対応するものである。
２２２ ・・・に接続される。これら処理装置２２゜２
２２ ・・・ば第１図及び第３図実施例のメモリカード
に対応するものである。２３は回線監視装置で〜これは
第１図又は第３図の監視装置に対応するものである。
この第４図実施例においても、」−述と同様の作用効果
を得ることができる。
を得ることができる。
以上説明したように、本発明によれば
■アクセス時間を短縮し、スループットを向−Ｊ二させ
得る、 ■バーｌ暑シヱア量を削減し、信頼性を四−りさせ得る
、等の効果が得られる。
得る、 ■バーｌ暑シヱア量を削減し、信頼性を四−りさせ得る
、等の効果が得られる。
第１図は本発明の１つの実施例を示す図、第２図は第１
図実施例の動作シーケンスを示す図、第３図は本発明の
他の実施例を示す図、第４図は本発明の更に他の実施例
を示す図、第５図及び第６図は従来のシステム構成を示
す図である。 図中、］＋、Ｉ２ ・・・はメモリアクセス装置、２は
データバス、３はア１−レスハス、’１１．４２・・・
はメモリカー１−１５＋、５２ ・・・；７１゜７２
・・・；８＋、８ａ ・・・ｉ９＋、９□ ・・・
；９ｏ＋、９ｏ２ ・ ・ ・ 、１１． １２． １
４． １５はハ・７フア、ＡＲＯ，ＡＲＣ，ＡＲ２，・
・・はア１−ルスジスタ、ＲＲＯ，ＲＲＩ、ＰＲ２，・
・・ばり−ｌ゛データレジスタ、ＣＮＴ１．Ｉ、ＣＮＴ
ｌ、２．・・・は制御回路、６＋、’６２ ・・・は処
理回路、１０は監視装置、１３はエラー検出訂正回路、
１６はセレクタ、２０１，２０２ ・・は端末装置
、２１は回線、２２１，２２２ ・・・は処理装置、
２３は回線監視装置である。
図実施例の動作シーケンスを示す図、第３図は本発明の
他の実施例を示す図、第４図は本発明の更に他の実施例
を示す図、第５図及び第６図は従来のシステム構成を示
す図である。 図中、］＋、Ｉ２ ・・・はメモリアクセス装置、２は
データバス、３はア１−レスハス、’１１．４２・・・
はメモリカー１−１５＋、５２ ・・・；７１゜７２
・・・；８＋、８ａ ・・・ｉ９＋、９□ ・・・
；９ｏ＋、９ｏ２ ・ ・ ・ 、１１． １２． １
４． １５はハ・７フア、ＡＲＯ，ＡＲＣ，ＡＲ２，・
・・はア１−ルスジスタ、ＲＲＯ，ＲＲＩ、ＰＲ２，・
・・ばり−ｌ゛データレジスタ、ＣＮＴ１．Ｉ、ＣＮＴ
ｌ、２．・・・は制御回路、６＋、’６２ ・・・は処
理回路、１０は監視装置、１３はエラー検出訂正回路、
１６はセレクタ、２０１，２０２ ・・は端末装置
、２１は回線、２２１，２２２ ・・・は処理装置、
２３は回線監視装置である。
Claims (4)
- （１）データ転送インタフェースを介してデータを授受
する主データ授受手段及び従データ授受手段と、前記デ
ータ転送インタフェースに並列に接続され、前記データ
転送インタフェースを介して転送されるデータの有効性
をチェックしてエラー発生信号及び有効性なきデータの
ための訂正データを送出するエラー検出訂正手段と、該
エラー検出訂正手段からのエラー発生信号に応答して前
記主データ授受手段に訂正データについての再転送処理
を行なわしめる手段とを備えて構成したことを特徴とす
るエラー訂正方式。 - （２）データ転送インタフェースを介してデータを授受
する主データ授受手段及び従データ授受手段と、前記デ
ータ転送インタフェースに並列に接続され、前記データ
転送インタフェースを介して転送されるデータの有効性
をチェックしてエラー発生信号及び有効性なきデータの
ための訂正データを送出するエラー検出訂正手段と、前
記転送されるデータに係り合っている主データ授受手段
を識別する手段と、前記エラー検出訂正手段のエラー発
生信号及び前記識別手段の識別信号に応答して識別信号
によって識別される主データ授受手段に訂正データにつ
いての再転送処理を行なわしめる手段とを備えて構成し
たことを特徴とするエラー訂正方式。 - （３）前記識別手段は前記主データ授受手段に設けられ
たアクセスフラグであることを特徴とする特許請求の範
囲第２項記載のエラー訂正方式。 - （４）前記識別手段は前記データ転送インタフェースを
構成するアドレスバスの主データ授受手段アドレスを受
けてその出力を発生するレジスタであることを特徴とす
る特許請求の範囲第２項記載のエラー訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181956A JPS6160139A (ja) | 1984-08-31 | 1984-08-31 | エラ−訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181956A JPS6160139A (ja) | 1984-08-31 | 1984-08-31 | エラ−訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160139A true JPS6160139A (ja) | 1986-03-27 |
Family
ID=16109809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181956A Pending JPS6160139A (ja) | 1984-08-31 | 1984-08-31 | エラ−訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160139A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02298233A (ja) * | 1989-05-12 | 1990-12-10 | Toshiba Corp | 耐摩耗シーブ |
-
1984
- 1984-08-31 JP JP59181956A patent/JPS6160139A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02298233A (ja) * | 1989-05-12 | 1990-12-10 | Toshiba Corp | 耐摩耗シーブ |
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