JPS6159996A - マトリクススイツチ - Google Patents
マトリクススイツチInfo
- Publication number
- JPS6159996A JPS6159996A JP18064484A JP18064484A JPS6159996A JP S6159996 A JPS6159996 A JP S6159996A JP 18064484 A JP18064484 A JP 18064484A JP 18064484 A JP18064484 A JP 18064484A JP S6159996 A JPS6159996 A JP S6159996A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pair
- bipolar
- unipolar
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマトリクススイッチ、特に交換機における回線
切替装置を構成するマトリクススイッチに関する。
切替装置を構成するマトリクススイッチに関する。
交換機において回線切替装置は重要な機能部分の１つで
あシ、複数の「入」回線と複数の「出」回線を１対１に
つなぐ役割を果す。たとえば、ある１つの「入」回線に
つながっていた「出」回線に障害が発生したとすると、
当該「入」回線を他の正常な「出」回線に切替えてつな
ぐ、というものであり、その切替えの指令は交換機内の
中央処理装置よシ送出される。この場合、その切替えを
実際に行うのがマトリクススイッチであシ、回線切替装
置の重要な構成要素の１つをなす。
あシ、複数の「入」回線と複数の「出」回線を１対１に
つなぐ役割を果す。たとえば、ある１つの「入」回線に
つながっていた「出」回線に障害が発生したとすると、
当該「入」回線を他の正常な「出」回線に切替えてつな
ぐ、というものであり、その切替えの指令は交換機内の
中央処理装置よシ送出される。この場合、その切替えを
実際に行うのがマトリクススイッチであシ、回線切替装
置の重要な構成要素の１つをなす。
第３図は従来の一般的なマトリクススイッチを示す配線
構成図である。本図において、Ｌｉ＋〜Ｌｉｎは第１〜
第ｎ「入」腺、Ｌ０１〜Ｌｏｎは第１〜第ｎ「出」線で
アリ、マトリクススイッチ１０の接点ｈ１１８１２〜Ｓ
ｎを介して対応する「入」線と「出」線がつながる。こ
れら接点Ｓ１１ Ｉ ｓ＋ｚ〜ｓｎｎは励磁コイル対Ｍ
１１１ Ｍ１２〜’ｉｎと協働し、いわゆるラッチング
形リレーをなす。各励磁コイル対のＸ方向コイルとＹ方
向コイルの双方が同時に励磁されたとき、対応する接点
はオンとなり、いずれか一方のみが励磁されたとき、対
応する接点はオフとなる。第３図では、中央処理装置の
指令を受けてＹ方向励磁接点ＳＹ１とＸ方向励磁接点ｓ
ｘ２が共にオンとなっている例を示しており、これによ
り励磁コイル対Ｍ１２が励磁されて対応する接点８１２
がオンとなっている。かくして、第１「入」線Ｌｉ１か
らのＰＣＭバイポーラ信号ＰＣＭＢがそのまま第２「出
」線Ｌｏ２へ送出される。
構成図である。本図において、Ｌｉ＋〜Ｌｉｎは第１〜
第ｎ「入」腺、Ｌ０１〜Ｌｏｎは第１〜第ｎ「出」線で
アリ、マトリクススイッチ１０の接点ｈ１１８１２〜Ｓ
ｎを介して対応する「入」線と「出」線がつながる。こ
れら接点Ｓ１１ Ｉ ｓ＋ｚ〜ｓｎｎは励磁コイル対Ｍ
１１１ Ｍ１２〜’ｉｎと協働し、いわゆるラッチング
形リレーをなす。各励磁コイル対のＸ方向コイルとＹ方
向コイルの双方が同時に励磁されたとき、対応する接点
はオンとなり、いずれか一方のみが励磁されたとき、対
応する接点はオフとなる。第３図では、中央処理装置の
指令を受けてＹ方向励磁接点ＳＹ１とＸ方向励磁接点ｓ
ｘ２が共にオンとなっている例を示しており、これによ
り励磁コイル対Ｍ１２が励磁されて対応する接点８１２
がオンとなっている。かくして、第１「入」線Ｌｉ１か
らのＰＣＭバイポーラ信号ＰＣＭＢがそのまま第２「出
」線Ｌｏ２へ送出される。
−第３図に示す従来のマトリクススイッチ１０には２つ
の問題がある。第１は、マトリクス状に配列される複数
のスイッチの各々が励磁コイル対と接点から形成される
ため必然的にマド１７クススイツチが大形化してしまう
ことでらる。第２は、励磁コイル対の励磁には多大な電
１ｆｚｒ：要することから駆動電流の低減を図れないこ
と、すなわち少電力化に支障を来たすことである。
の問題がある。第１は、マトリクス状に配列される複数
のスイッチの各々が励磁コイル対と接点から形成される
ため必然的にマド１７クススイツチが大形化してしまう
ことでらる。第２は、励磁コイル対の励磁には多大な電
１ｆｚｒ：要することから駆動電流の低減を図れないこ
と、すなわち少電力化に支障を来たすことである。
本発明は上記問題点を解消したマトリクススイッチを提
供するもので、特にそのＩ Ｃ（Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ）化を究極の狙いとし、該スイッチは開
閉ｆ−）の対と該開閉ダートの対を同時に開閉するフリ
ップ−フロップとからなる。該マトリクススイッチはさ
らに、入力のバイポーラ信号をユニポーラ信号に変換す
るバイポーラ／ユニポーラ変換回路と、該ユニポーラ信
号をデータ信号とクロック信号に分離して抽出するデー
タ／クロック抽出回路とを有し、これらデータおよびク
ロック信号は前記開閉ｙ−トの対によって導通又はしゃ
断される。前記フリップ−フロップは、オンとすべきス
イッチを指定する信号によってセットされる。
供するもので、特にそのＩ Ｃ（Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ）化を究極の狙いとし、該スイッチは開
閉ｆ−）の対と該開閉ダートの対を同時に開閉するフリ
ップ−フロップとからなる。該マトリクススイッチはさ
らに、入力のバイポーラ信号をユニポーラ信号に変換す
るバイポーラ／ユニポーラ変換回路と、該ユニポーラ信
号をデータ信号とクロック信号に分離して抽出するデー
タ／クロック抽出回路とを有し、これらデータおよびク
ロック信号は前記開閉ｙ−トの対によって導通又はしゃ
断される。前記フリップ−フロップは、オンとすべきス
イッチを指定する信号によってセットされる。
〔作用〕 。
前記データ信号およびクロック信号は前記開閉ダートの
対によって導通又はしゃ断され、従来のスイッチの接点
と同様の機能が確保される。ここに開閉ダートの対はた
とえば２つのＡＮＤダートで構成でき、小形化、少電力
化に有効である。又、その開閉ｙ−トの対の開状態又は
閉状態を維持するのは、これらＡＮＤｒ−）に直結可能
なフリップ−フロップであり、従来の励磁コイル対に比
し大幅な小形化、少電力化が図れる。
対によって導通又はしゃ断され、従来のスイッチの接点
と同様の機能が確保される。ここに開閉ダートの対はた
とえば２つのＡＮＤダートで構成でき、小形化、少電力
化に有効である。又、その開閉ｙ−トの対の開状態又は
閉状態を維持するのは、これらＡＮＤｒ−）に直結可能
なフリップ−フロップであり、従来の励磁コイル対に比
し大幅な小形化、少電力化が図れる。
第１図は本発明に基づくマトリクススイッチの一部を取
シ出して詳細に示す回路図である。本図において、マ）
ＩＪクススイッチ２ｏの主要部をなス複数のスイッチ
の１つは２１であり、フリッデーフロッ、プ２２と開閉
ダートの対２３を有してなる。
シ出して詳細に示す回路図である。本図において、マ）
ＩＪクススイッチ２ｏの主要部をなス複数のスイッチ
の１つは２１であり、フリッデーフロッ、プ２２と開閉
ダートの対２３を有してなる。
一方、スイッチ２１に連係する入力信号線（「入」線）
Ｌｉと出力信号線（「出」線）Ｌ００間には、バイポー
ラ／ユニポーラ変、換回路（以下Ｂ／ＩＪ回路と称す）
２４と、データ／クロック抽出回路（以下Ｄ／ＣＬ回路
と称す）２５と、ユニポーラ／バイポーラ変換回路（以
下少］回路と称す）２６とが挿入される。
Ｌｉと出力信号線（「出」線）Ｌ００間には、バイポー
ラ／ユニポーラ変、換回路（以下Ｂ／ＩＪ回路と称す）
２４と、データ／クロック抽出回路（以下Ｄ／ＣＬ回路
と称す）２５と、ユニポーラ／バイポーラ変換回路（以
下少］回路と称す）２６とが挿入される。
スイッチ２１をオンとすべきときは、既述の中央処理装
置よシ通常のＸ方向指定・ぐルスＸｉとＹ方向指定パル
スＹｊとが出力される。ただし、当該スイッチ２１がマ
トリクス上のｉ行ｊ列にあるものとする。なおこれらパ
ルスは論理“０１のレベルを有するが、１１ルベルでも
構わない。これらパルスＸ１およびＹｊが印加されると
、インバータＩＶｉおよびＩＮ’ｊを介して、さらにこ
れら双方が存在することを次段のＡＮＤｆｆ −） Ａ
ＮＤｌで確認して、フリップ−フロラｆ２２をセットす
る。ここにフリップ−フロップ２２はそのＱ出力よシ出
力信号Ｐ（論理″″１″）を送出する。これを受けて開
閉ケ゛−トの対２３は双方間となる。すなわち、ＡＮＤ
グートＡＮＤ２およびＡＮＤ ３が共にオンとなる。な
お１フリ、ブーフロップ２２として本図では［）−ＦＦ
ｆ。
置よシ通常のＸ方向指定・ぐルスＸｉとＹ方向指定パル
スＹｊとが出力される。ただし、当該スイッチ２１がマ
トリクス上のｉ行ｊ列にあるものとする。なおこれらパ
ルスは論理“０１のレベルを有するが、１１ルベルでも
構わない。これらパルスＸ１およびＹｊが印加されると
、インバータＩＶｉおよびＩＮ’ｊを介して、さらにこ
れら双方が存在することを次段のＡＮＤｆｆ −） Ａ
ＮＤｌで確認して、フリップ−フロラｆ２２をセットす
る。ここにフリップ−フロップ２２はそのＱ出力よシ出
力信号Ｐ（論理″″１″）を送出する。これを受けて開
閉ケ゛−トの対２３は双方間となる。すなわち、ＡＮＤ
グートＡＮＤ２およびＡＮＤ ３が共にオンとなる。な
お１フリ、ブーフロップ２２として本図では［）−ＦＦ
ｆ。
例示しており、そのＴ入力にタイミング信号が入るのと
同期して出力信号Ｐが出力される。本図では、・やルス
ｘ１およびＹｊのいずれかが発生したときから一定時間
後にそのタイミング信号を発生するようにしている。こ
のために設けたのが０Ｒｆ−トおよび遅延回路ＤＬであ
る。パルスＸｉおよびＹｉのいずれか一方しか存在しな
いときは、ＡＮＤｒ−） ＡＮＤｌ の出力は”Ｏ′で
あり、出力信号Ｐも“０１となって、開閉ｙ−トの対２
３は閉となる。
同期して出力信号Ｐが出力される。本図では、・やルス
ｘ１およびＹｊのいずれかが発生したときから一定時間
後にそのタイミング信号を発生するようにしている。こ
のために設けたのが０Ｒｆ−トおよび遅延回路ＤＬであ
る。パルスＸｉおよびＹｉのいずれか一方しか存在しな
いときは、ＡＮＤｒ−） ＡＮＤｌ の出力は”Ｏ′で
あり、出力信号Ｐも“０１となって、開閉ｙ−トの対２
３は閉となる。
ここで、開閉ケ０−トの対２３が開となっている場合を
考える。このとき、入力信号線Ｌｉからの／４イポーラ
信号Ｂ１は、スイッチ２１を通過し、出力信号線Ｌ０か
らバイポーラ信号Ｂ。とじて送出される。
考える。このとき、入力信号線Ｌｉからの／４イポーラ
信号Ｂ１は、スイッチ２１を通過し、出力信号線Ｌ０か
らバイポーラ信号Ｂ。とじて送出される。
なお、ＢｉとＢ。は実質的に同一である。
本発明ではマトリクススイッチ２０をＩＣ化することを
究極の狙いとしているから、Ｃ−ＭＯＳからなるＩＣ内
にそのままバイポーラ信号Ｂｉを送シ込むことはできな
い。そこでまず、Ｂ／Ｕ回路２４によってバイポーラ信
号Ｂｉをユニ４？−ラ信号Ｕに変換する。さらにＤ／Ｃ
Ｌ回路２５によりてそのユニ４−ラ信号Ｕをデータ成分
とクロック成分に分離して抽出する。すなわちデータ信
号りとクロック信号ＯＬとを個別に抽出し、それぞれデ
ータ信号線２７およびクロ、り信号線２８に送出する。
究極の狙いとしているから、Ｃ−ＭＯＳからなるＩＣ内
にそのままバイポーラ信号Ｂｉを送シ込むことはできな
い。そこでまず、Ｂ／Ｕ回路２４によってバイポーラ信
号Ｂｉをユニ４？−ラ信号Ｕに変換する。さらにＤ／Ｃ
Ｌ回路２５によりてそのユニ４−ラ信号Ｕをデータ成分
とクロック成分に分離して抽出する。すなわちデータ信
号りとクロック信号ＯＬとを個別に抽出し、それぞれデ
ータ信号線２７およびクロ、り信号線２８に送出する。
これら信号線２７および２８は開閉ダートの対２３を経
由して専１回路２６に至る。このように、二二？−ラ信
号Ｕを一旦、データ信号りとクロック信号ＣＬに分離し
たのは、Ｕ／Ｂ回路２６において元のバイポーラ信号に
戻すのに同期制御が必要であシ、この同期制御のために
クロック信号ＣＬが不可欠だからである。この場合、デ
ータ信号線２７とクロック信号線２８は相互に近接して
布線する。
由して専１回路２６に至る。このように、二二？−ラ信
号Ｕを一旦、データ信号りとクロック信号ＣＬに分離し
たのは、Ｕ／Ｂ回路２６において元のバイポーラ信号に
戻すのに同期制御が必要であシ、この同期制御のために
クロック信号ＣＬが不可欠だからである。この場合、デ
ータ信号線２７とクロック信号線２８は相互に近接して
布線する。
もしこれらｉ号線２７．２８が相互に別の配置ｍ’４タ
ーンを有するものとすると、データ信号りとクロック信
号ＣＬとの間に位相ずれを生じ、上記の同期制御が正し
く行われなくなるからである。一般に信号線２７．２８
の布線長は長くなるので、両者を相互に近接させること
は、上記位相ずれを抑制する上で重要である。
ーンを有するものとすると、データ信号りとクロック信
号ＣＬとの間に位相ずれを生じ、上記の同期制御が正し
く行われなくなるからである。一般に信号線２７．２８
の布線長は長くなるので、両者を相互に近接させること
は、上記位相ずれを抑制する上で重要である。
第１図に示すスイッチ２１の動作モードは下記の真理値
表から明らかである。なお同表中の↓″は遅延回路ＤＬ
の立下υでトリが−することを意味する。又、“ｑ”は
直前の状態（“１″又は”０″）を意味し、Ｈ″はその
、直前での状態をｂｏｌｄすることを意味する。その他
、同表上欄の記号Ｘ１〜ＡＮＤ２ 、 ＡＮＤ５は第１
図の対応する部分を示す。
表から明らかである。なお同表中の↓″は遅延回路ＤＬ
の立下υでトリが−することを意味する。又、“ｑ”は
直前の状態（“１″又は”０″）を意味し、Ｈ″はその
、直前での状態をｂｏｌｄすることを意味する。その他
、同表上欄の記号Ｘ１〜ＡＮＤ２ 、 ＡＮＤ５は第１
図の対応する部分を示す。
なお、論理″１” ＩＩＬＱＩＩ は単に１，０とし
て示す第２図は本発明に基づくマトリクススイッチの配
列・母ターンを表わす図であり、第１図のスイッチ２１
はブロックＣＮ 、 Ｃ４２、Ｃ２ｊ 、 Ｃ２２・・
・として示される。サフィックスの１１．１２，２１゜
２２・・・はマ） ＩＪフックス上行・列を示す。この
配列・やターンは、スイッチマトリクス２０をＩＣとし
て形成するのに着合の良い・リー／である。本図中のｘ
ｌ 、、ｘ２．、、、は第１図のＸｔ（ｉ＝１．２・・
・）であり、Ｙ、 、 Ｙ２ ・・・は同図のＹｊ（
Ｊ＝１．２・・・）である。
て示す第２図は本発明に基づくマトリクススイッチの配
列・母ターンを表わす図であり、第１図のスイッチ２１
はブロックＣＮ 、 Ｃ４２、Ｃ２ｊ 、 Ｃ２２・・
・として示される。サフィックスの１１．１２，２１゜
２２・・・はマ） ＩＪフックス上行・列を示す。この
配列・やターンは、スイッチマトリクス２０をＩＣとし
て形成するのに着合の良い・リー／である。本図中のｘ
ｌ 、、ｘ２．、、、は第１図のＸｔ（ｉ＝１．２・・
・）であり、Ｙ、 、 Ｙ２ ・・・は同図のＹｊ（
Ｊ＝１．２・・・）である。
Ｘ１ｎ１ ｅ Ｘ１ｎ２・・・の各々は、第１図のデー
タ信号りおよびクロック信号ＣＬの対を表わし、Ｙｏｕ
ｔｌ ＊Ｙｏｕｔ２の各々は第１図の開閉ダートの対２
３からの信号りおよびＣＬの対を表わす。これらＹ。ｕ
ｔｌ ＊Ｙｏｕｔ２・・・はそれぞれマルチプレクサＭ
ＰＸ１ 、ＭＰＸ２・・・を通して得られる・ 〔発明の効果〕 以上説明したように本発明によれば、小形化、少電力化
が図れると共に、高速動作が可能な電子回路を生体とし
て構成されることから回線瞬断時間を最小限に抑えるこ
とのできるマトリクススイッチが実現される。
タ信号りおよびクロック信号ＣＬの対を表わし、Ｙｏｕ
ｔｌ ＊Ｙｏｕｔ２の各々は第１図の開閉ダートの対２
３からの信号りおよびＣＬの対を表わす。これらＹ。ｕ
ｔｌ ＊Ｙｏｕｔ２・・・はそれぞれマルチプレクサＭ
ＰＸ１ 、ＭＰＸ２・・・を通して得られる・ 〔発明の効果〕 以上説明したように本発明によれば、小形化、少電力化
が図れると共に、高速動作が可能な電子回路を生体とし
て構成されることから回線瞬断時間を最小限に抑えるこ
とのできるマトリクススイッチが実現される。
第１図は本発明に基づくマトリクススイッチの一部を取
シ出して詳細に示す回路図、第２図は本発明に基づくマ
トリクススイッチの配列・母ターンを表わす図、第３図
は従来の一般的なマトリクススイッチを示す配線構成図
である。 ２０・・・マトリクススイッチ、２１・・・スイッチ、
２２・・・フリップ−フロップ、２３・・・開閉ｒ−）
の対、２４・・・バイプーラ／ユニポーラ変換回路、２
５・・・データ／クロック抽出回路、２６・・・ユニポ
ーラ／パイ４−ラ変換回路、２７・・・データ信号線、
２８・・・クロ、り信号線。
シ出して詳細に示す回路図、第２図は本発明に基づくマ
トリクススイッチの配列・母ターンを表わす図、第３図
は従来の一般的なマトリクススイッチを示す配線構成図
である。 ２０・・・マトリクススイッチ、２１・・・スイッチ、
２２・・・フリップ−フロップ、２３・・・開閉ｒ−）
の対、２４・・・バイプーラ／ユニポーラ変換回路、２
５・・・データ／クロック抽出回路、２６・・・ユニポ
ーラ／パイ４−ラ変換回路、２７・・・データ信号線、
２８・・・クロ、り信号線。
Claims (1)
- 【特許請求の範囲】 １、複数のスイッチをマトリクス状に配列してなり、Ｘ
方向指定パルスおよびＹ方向指定パルスにより指定され
る１の該スイッチをオンにして対応する入力信号線から
のバイポーラ信号を対応する出力信号線に送出するマト
リクススイッチにおいて、 前記バイポーラ信号をユニポーラ信号に変換するバイポ
ーラ／ユニポーラ変換回路と、変換された該ユニポーラ
信号からデータ信号およびクロック信号を分離して抽出
するデータ／クロック抽出回路と、分離して抽出された
該データ信号およびクロック信号をそれぞれ伝送し且つ
相互に近接して布線されるデータ信号線およびクロック
信号線とを設け、各前記スイッチは、前記ＸおよびＹ方
向パルスを同時に受信したときセットされるフリップ−
フロップと、該フリップ−フロップからの出力信号によ
り共に開閉され且つ前記データおよびクロック信号線に
直列に挿入される開閉ゲートの対とからなり、さらに該
開閉ゲートの対の開により送出される前記データおよび
クロック信号を受信して前記ユニポーラ信号をバイポー
ラ信号に変換するユニポーラ／バイポーラ変換回路を備
えてなることを特徴とするマトリクススイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18064484A JPS6159996A (ja) | 1984-08-31 | 1984-08-31 | マトリクススイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18064484A JPS6159996A (ja) | 1984-08-31 | 1984-08-31 | マトリクススイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159996A true JPS6159996A (ja) | 1986-03-27 |
Family
ID=16086794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18064484A Pending JPS6159996A (ja) | 1984-08-31 | 1984-08-31 | マトリクススイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159996A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0649024A (ja) * | 1991-07-05 | 1994-02-22 | Nippon Shokubai Co Ltd | マレイミド類の取扱い方法 |
| US5569963A (en) * | 1989-08-28 | 1996-10-29 | Lsi Logic Corporation | Preformed planar structures for semiconductor device assemblies |
| US8674375B2 (en) | 2005-07-21 | 2014-03-18 | Cree, Inc. | Roughened high refractive index layer/LED for high light extraction |
-
1984
- 1984-08-31 JP JP18064484A patent/JPS6159996A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569963A (en) * | 1989-08-28 | 1996-10-29 | Lsi Logic Corporation | Preformed planar structures for semiconductor device assemblies |
| JPH0649024A (ja) * | 1991-07-05 | 1994-02-22 | Nippon Shokubai Co Ltd | マレイミド類の取扱い方法 |
| US8674375B2 (en) | 2005-07-21 | 2014-03-18 | Cree, Inc. | Roughened high refractive index layer/LED for high light extraction |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07183771A (ja) | フリップフロップ回路 | |
| JP3057814B2 (ja) | 半導体集積回路 | |
| US4965472A (en) | Programmable high speed state machine with sequencing capabilities | |
| CN101714398B (zh) | 高性能脉冲式存储电路 | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| JPS6159996A (ja) | マトリクススイツチ | |
| US5638009A (en) | Three conductor asynchronous signaling | |
| US20070234251A1 (en) | Data Output Clock Selection Circuit For Quad-Data Rate Interface | |
| JPH06138838A (ja) | Ｌｃｄドライバ集積回路素子 | |
| SU1753506A1 (ru) | Коммутатор | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| JP2555628B2 (ja) | データ転送回路 | |
| JP2913795B2 (ja) | リレー切替え制御装置 | |
| JP2514989B2 (ja) | 順序回路 | |
| JPS59231668A (ja) | 二重化クロツク信号切替方式 | |
| JPS63137339A (ja) | ロジツクアレ−制御回路 | |
| JPS62111314A (ja) | クロツク切替回路 | |
| SU1354273A2 (ru) | Коммутатор | |
| JPH0752558B2 (ja) | 記録密度切替回路 | |
| JPH0827335B2 (ja) | スキャンパス回路 | |
| JPH05157807A (ja) | 記憶回路 | |
| KR880000912Y1 (ko) | 비동기 펄스 신호의 택일회로 | |
| JPH0352356A (ja) | パルス生成回路 | |
| JPH02242316A (ja) | キースキャン回路 | |
| JPS59229923A (ja) | 集積回路用論理回路 |