JPS6159863A - 混成集積回路装置 - Google Patents

混成集積回路装置

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JPS6159863A
JPS6159863A JP18211084A JP18211084A JPS6159863A JP S6159863 A JPS6159863 A JP S6159863A JP 18211084 A JP18211084 A JP 18211084A JP 18211084 A JP18211084 A JP 18211084A JP S6159863 A JPS6159863 A JP S6159863A
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JP
Japan
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integrated circuit
hybrid integrated
circuit device
leads
resin
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Application number
JP18211084A
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English (en)
Inventor
Sakae Yatagai
谷田貝　栄
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、混成集積回路装置の構造に関するものである
。
（従来技術） 近年１機器の小形化に伴って、集積回路装置自体も、エ
フ多くの回路機能を持ち、可能な限り小形にする必要性
が生じている。これに対処するために、混成集積回路基
板を両面印刷し１両面部品実装などが行なわれている。
しかし、限られた面積内での実装密度は限度がある。
（”発明の目的） 本発明の目的は、２つの混成集積回路装置′ｆ、１つに
組み込んで、いわば、２階だて構造とすることによって
集積度を向上させ比混放集積回路装置を提供することで
ある。
（実施例） 第２図が本発明の混成集積回路装置の断面図である。こ
こで下部の混成集積回路装置６のリード端子はなくとも
よい、その場合１通常のＤＩＩ’型混成集積回路装置と
リード端子の配列は同じになる。
また、下部の混成集積回路装置６のリード端子を上部の
それと垂直方向に配列すると、第３図のように四方にリ
ードが出る構造を持つ混成集積回路装置となる。
第１図の工９に下部の混成集積回路基板には、リード端
子が通る貫；ｌｆｉ孔３孔部０部分るはんだ付けランド
４にリード端子をはんだ付けすることによって上部、下
部の混成集積回路装置は、電気的に接続ぜれることにな
り、一つの混成集積回路装置としてｇり立つ。
次に本発明の混成集積回路装置の梨造工程金示す（−例
）。
まず、上部の混成集積回路装置に既在の製法により１部
品搭載金行なう。次ＶＣ第１図の混成集積回路基板には
んだペースト〜ｌｊ　７０−法で部品を搭載し、リード
を取付ける。そして貫通孔に他方の混成集積回路装置の
リードを通し、必要ならば。
リードの一部または全部を樹脂で固定する。また、上部
、下部の混成集積回路装置の間隔を均等にするために、
同筒形のスペーサーｋ　ＩＪ−ドの四隅に入れるのも工
い。
次に、上部の混成集積回路装置のリード部と。
貫通孔のランド部をはんだディップ法にＪ：りはんだ付
けする。
ま友、別の方法として、上部、下部の混成集積回路の部
品を樹脂板付は法によって固定し、これとリード、貫通
孔のランドとを同時にはんだディップをして仕上げるの
も可能である。最後にこの混成集積回路装置ｋ樹脂で外
装するか、ケースにて封止する。
（発明の１とめ） 以上の工うに本発明の混成集積回路装置は集積度を向上
させるために、２つのＤＩＰ型混成集積回路装置を組合
せ、２階だで購造としたことを特徴とする。
また、リードの配列は第２図、第３図のように２通りあ
るので、装着する側の都合に合せることが出来る。
【図面の簡単な説明】
第１図に下側になる混成集積回路装置Ｖ基板図の平面図
である。第２図は本発明の混成Ｓ積回路装置の断面図で
ある。第３図は、下部の混成集積回路装置のリード全上
部のそれと垂直方向に配列した場合の斜視図である。 ｌ・・・・・・混成集積回路基板、２・・・・・・リー
ド取付用はんだ付はランド、３・・・・・・貫通孔、４
・・・・・・はんだ付はランド、５・・・・・・混成Ｓ
積回路装置（上部）。 ６・・・・・・混成Ｓ積回路装置（下部）、７・・・・
・・搭載部埜、８・・・・・・リード、９・・・・・・
リード固定用樹脂。 第１図 第３図

Claims (1)

    【特許請求の範囲】
  1. 　ＤＩＰ型混成集積回路装置と、このリード端子が貫通
    し、はんだ付けされる貫通孔を有するもう一つの混成集
    積回路装置とを組合せることを特徴とした混成集積回路
    装置。
JP18211084A 1984-08-31 1984-08-31 混成集積回路装置 Pending JPS6159863A (ja)

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JP18211084A JPS6159863A (ja) 1984-08-31 1984-08-31 混成集積回路装置

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JP18211084A JPS6159863A (ja) 1984-08-31 1984-08-31 混成集積回路装置

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JPS6159863A true JPS6159863A (ja) 1986-03-27

Family

ID=16112505

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JP18211084A Pending JPS6159863A (ja) 1984-08-31 1984-08-31 混成集積回路装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0295642U (ja) * 1989-01-10 1990-07-30
US5061989A (en) * 1990-03-22 1991-10-29 Transcomputer, Inc. Mechanical translator for semiconductor chips

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