JPS6158056B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ―デイジタル変換器、特に積
分方式を用いた両極性アナログ―デイジタル変換
器（ただし、それだけに限定されるものではな
い）に関するものである。

従来のアナログ―デイジタル変換器は、被変換
アナログ信号を入力しその振幅に応じた周期の制
御信号を出力する制御信号発生手段と、変換期間
決定手段と、クロツクパルス発生源及びカウンタ
とを含み、１変換期間毎に前記制御信号の少なく
とも１周期間だけ前記クロツクパルスを前記カウ
ンタによつて計数する。この間に計数されたクロ
ツクパルスの数が前記被変換アナログ信号の振幅
を示す。

上記のアナログ―デイジタル変換器の問題点の
１つは零点ドリフトである。従来の回路では、最
初の変換期間内に入力として“０”を加えドリフ
トによる誤差をコンデンサに蓄積し、次の変換期
間には被変換アナログ信号と前記コンデンサに蓄
積した信号の極性を反転したものとを加え、誤差
を打ち消す。上記方法の欠点は、零点誤差を蓄積
する間だけ遅れて変換が開始されることである。

本発明によるアナログ―デイジタル変換器は、
前記変換期間１期間だけ前記制御信号発生手段に
前記被変換アナログ信号を加え、次の変換期間は
“０”入力信号を加えるスイツチング手段と、前
記制御信号及び前記変換期間決定手段に応じて前
記被変換アナログ信号が加えられている変換期間
内に少なくとも前記制御信号１期間だけ前記クロ
ツクパルスを計数し、前記“０”入力信号が加え
られている変換期間内に少なくとも前記制御信号
１期間だけ前記クロツクパルスを計数する計数手
段とを含み、前記計数の合計値は前記被変換アナ
ログ信号が加えられている変換期間内の前記被変
換アナログ信号の積分値を示し零点ドリフトを補
正したデイジタル信号に相当することを特徴とし
ている。

本発明によるアナログ―デイジタル変換器はコ
ンデンサに誤差を蓄積する型のものより精度が良
く、しかも、被変換アナログ信号を変換した後で
誤差の修正を行なえることから、前記変換遅れを
取り除くことができる。

本発明は両極性積分比型アナログ―デイジタル
変換器に適用するのに特に適している。

従来の両極性積分型アナログ―デイジタル変換
器で英国特許第1434414号記載のものは、被変換
アナログ信号は常に積分器に入力されており、積
分器の出力は２個の２入力レベル検出器の各々の
入力のうちの各１本に接続されている。２個の前
記レベル検出器によつて、前記積分器の出力と各
他方の入力に加えられている検出レベルとを比較
し、前記積分器の出力に周期信号を加え合わせ
る。前記各検出レベルは絶対値が等しく極性は互
いに逆となつており、前記各レベル検出器の一方
の入力に加えられるレベルが前記検出レベルと同
じ極性でしかも前記絶対値を越えると前記レベル
検出器の出力は第１状態から第２状態に切り換わ
る。前記レベル検出器の出力が前記第２状態に変
わると、基準信号（絶対値が等しく極性が逆）が
前記積分器の入力に加算される。前記各基準信号
の極性は、それを制御する前記各レベル検出器の
前記検出レベルの極性に等しく、従つて、前記レ
ベル検出器の出力の状態を反転させるには前記積
分器に加えられる被変換入力信号と逆極性の基準
信号を加えれば良い。被変換入力信号と前記基準
信号との和（前記積分器へ加えられる全信号）の
平均が零である場合、平衡状態となる。平衡状態
を達成するためにいずれの基準信号をどれだけの
時間用いたかは、被変換入力信号の振幅によつて
決まり、上記時間をデイジタル的に計測すれば被
変換入力信号の振幅を示すデイジタル信号が得ら
れる。

上記特許第1434414号記載のアナログ―デイジ
タル変換器では、被変換入力信号が零の場合に前
記積分器の出力に加えられる前記周期信号（三角
波）が完全に（あるいは、ほぼ完全に）前記両検
出レベル間に収まるように検出レベルを設定して
ある。従つて前記周期信号の各周期内で前記積分
器の入力には前記基準信号のうちのいずれか一方
だけが一定期間だけ加えられる。このことによつ
て零点オフセツトドリフトは避けられるが、前記
基準信号が変動すると被変換入力信号の正負によ
つて倍率が変動するという欠点を持つている。す
なわち、絶対値が等しく極性が逆の信号を入力し
た場合、出力の絶対値が等しくならないことがあ
り得る。この場合、異なつた両出力値のいずれが
誤りであるか確かめる方法はないので、測定用途
においては“不確実さ”を生じ、実際は両出力値
のうち一方が正しいものであつても両出力値が幾
分かずつ不確実であると言わざるを得ない。

本発明による両極性積分型アナログ―デイジタ
ル変換器は、積分手段からの出力信号を第１及び
第２検出レベルと各々比較する第１及び第２レベ
ル検出手段と、スイツチング手段と、計数手段と
を含み、入力信号が零の場合、周期信号によつて
積分手段からの出力信号の振幅を少なくとも前記
周期信号の半周期の一定割合の間だけ前記第２検
出レベルから前記第１検出レベルの方向に前記第
１検出レベルを越えるまで上昇させると共に少な
くとも前記周期信号の残りの半周期の前記一定割
合の間だけ前記第１検出レベルから前記第２検出
レベルの方向に前記第２検出レベルを下回るまで
下降させ、前記入力信号が正か負かの一方である
場合、前記積分手段からの出力信号の振幅を前記
周期信号の半周期の前記一定割合よりも長い時間
だけ前記第１検出レベルを上回らせ、前記入力信
号が上記と逆極性である場合、前記出力信号の振
幅を前記半周期の前記一定割合よりも長い時間だ
け前記第２検出レベルを下回らせ、前記第１及び
第２レベル検出器は前記積分手段からの出力信号
が各々前記第１及び第２制御信号を出力し、前記
スイツチング手段はある変換期間は前記積分手段
に前記入力信号を加え、次の変換期間は“０”入
力信号を加える動作を行ない、前記計数手段は基
準信号源のいずれかが前記積分手段に加えられて
いる間だけクロツクパルスを計数し、前記計数手
段の計数値は、前記積分手段に前記入力信号が加
えられている変換期間の計数値と前記“０”入力
信号が加えられている変換期間の計数値とを合計
したものとなり、前記積分手段に前記入力信号が
加えられている変換期間内の前記入力信号の積分
値を示し零点ドリフトを補正したデイジタル信号
を得ることを特徴とする。

本発明では、零点安定度はそのままであるが、
正負の入力信号に対する倍率は基準信号源の一方
だけが変化した場合も等しい値を保つ。さらに、
基準信号源の変動による変換誤差は、上記英国特
許第1434414号記載のものに比べて同条件下では
約半分となる。

本発明による積分型アナログ―デイジタル変換
器は、被変換アナログ信号（入力信号）を入力し
てその振幅に応じた積分を持つ二値信号を出力す
る信号発生手段と、前記二値信号の複数個の周期
を含む変換期間を設定する変換期間決定手段と、
クロツクパルス発生源とを含み、前記二値信号の
１周期のうちその値が“０”か“１”かのいずれ
かの期間だけ前記クロツクパルスを計数する計数
手段と、前記１周期間に計数されたクロツクパル
ス計数値を入力し前記変換期間内に渡つてその値
を合計するマイクロプロセツサとを含むことを特
徴とし、前記変換期間の終了までに前記マイクロ
プロセツサによつて合計された値が、前記被変換
アナログ信号の前記変換期間内の積分値を示すデ
イジタル信号に相当する。

マイクロプロセツサについては既に知られてい
るが以下に若干の説明を加える。ここで言う“マ
イクロプロセツサ”とは、処理部（作業用レジス
タ、演算部、命令デコーダ）、記憶回路（ROM、
RAM）、並びに併用外部機器用インターフエース
回路の全部の結合を示すものとする。

本発明による両極性積分型アナログ―デイジタ
ル変換器の実施例について、以下に図面を用いて
詳細に説明する。

第１図で１はアナログ―デイジタル変換器（以
下Ａ―Ｄ変換器と記す）であり、被変換アナログ
信号は入力端子１０及び１１に加えられる。入力
端子１０は積分器１４の入力でもある。積分器１
４は差動増幅器１６を含み、差動増幅器１６は反
転入力１８及び非反転入力２０を持つている。入
力端子１０と反転入力１８との間にはFETスイ
ツチ１２及び抵抗Ｒ１が直列に挿入されており、
差動増幅器１６の出力と反転入力１８との間には
コンデンサＣ１が接続されている。入力端子１１
と差動増幅器１６の非反転入力２０とは接地され
ている。FETスイツチ１２及び抵抗Ｒ１の接続
中点と接地との間にはFETスイツチ１３が接続
されている。

差動増幅器１６の反転入力１８は加算点として
働き、方形波発生器２２の出力はコンデンサＣ２
及び抵抗Ｒ２を介してこの点（反転入力１８）に
交流結合されている。方形波発生器２２は、クロ
ツクパルス発生器２６（例えば10〔MHz〕で発
振している）から１／1000分周器２４を介して駆
動され、例えば10〔KHz〕の方形波を出力す
る。

差動増幅器１６の反転入力１８は抵抗Ｒ３を介
して３個のスイツチング用トランジスタFET
１，FET２及びFET３にも接続されており、ト
ランジスタFET１，FET２及びFET３の他端は
各々正の基準電圧源２８、接地、及び負の基準電
圧源３０に接続されている。正及び負の基準電圧
源２８及び３０は互いにその極性が逆であるが絶
対値±Ｖ_REFはほぼ等しい（ここでは＋７〔Ｖ〕
及び−７〔Ｖ〕としてある）。通常、基準電圧源
２８または３０のうちの一方は高安定の温度補償
型定電圧ダイオードを含み（図には示していな
い）、他方はその電圧を反転することによつて得
る。

差動増幅器１６の出力（積分器１４の出力でも
ある）は抵抗３２及び３４を介して各々トランジ
スタ３６及び３８の各ベースに接続されている。
トランジスタ３６及び３８の各エミツタは接地さ
れており、トランジスタ３６のベースは抵抗４０
を介して負の供給電圧（例えば負の基準電圧源３
０を用いても良い）に接続されている。トランジ
スタ３８及び３９はレベル検出器として動作し、
トランジスタ３８の検出レベルＶ１はベース―エ
ミツタ間の閾値により、トランジスタ３６の検出
レベルＶ２は抵抗４０によつてＶ１より少しだけ
（ここでは約200〔mV〕）高い電圧に各々定めら
れている。

トランジスタ３６及び３８のコレクタ（レベル
検出器の出力でもある）はＤ―フリツプフロツプ
４８及び５０の各Ｄ入力に接続されている。Ｄ―
フリツプフロツプ４８及び５０のクロツク入力は
クロツクパルス発生器２６の出力に接続されてい
る。Ｄ―フリツプフロツプ４８の出力Ｑはスイツ
チング用トランジスタFET１のゲートに、Ｄ―
フリツプフロツプ５０の出力Ｑは同FET３のゲ
ートに各々接続されている。Ｄ―フリツプフロツ
プの各出力はANDゲート５１に加えられ、
ANDゲート５１の出力はスイツチング用トラン
ジスタFET２のゲートに接続されている。Ｄ―
フリツプフロツプ４８の出力ＱはANDゲート５
４の入力５２に、Ｄ―フリツプフロツプの出力Ｑ
はANDゲート５８の入力５６にも各々接続され
ている。ANDゲート５４及び５８の各々他方の
入力６０はクロツクパルス発生器２６の出力に接
続され、ANDゲート５４及び５８の出力は切換
スイツチ６３及び６５を介して多桁のBCD可逆
カウンタ６６の加進及び減進入力６２及び６４に
接続されている。切換スイツチ６３及び６５（機
械式スイツチのように図示してあるが、電子的な
スイツチでも良い）は、第１状態では、ANDゲ
ート５４の出力を加進入力６２に、ANDゲート
５８の出力を減進入力６４に各々加え、第２状態
ではその逆の接続となる。

可逆カウンタ６６の計数出力６８はトランスフ
アゲート６９を介してラツチ７０に接続される。
ラツチ７０はデコーダ７２を介して表示部７４に
接続される。表示部７４には例えば７セグメント
型の発光ダイオードまたは液晶表示器が用いられ
る。

シーケンス制御部７６は、クロツクパルス発生
器２６に接続された制御入力７８と、方形波発生
器２２に接続された入力７９と、可逆カウンタ６
６の“０”出力が接続された入力８０との３本の
入力を持つている。シーケンス制御部７６に含ま
れるカウンタ７５はフルスケール“22”であり、
入力７９に加えられる方形波を計数する。シーケ
ンス制御部７６の第１のフリツプフロツプ７７は
入力８０からの信号の度に反転し、第２のフリツ
プフロツプ８１はカウンタ７５の内容が“11”の
時点でリセツトされ“22”の時点でセツトされ
る。図には示していないが、シーケンス制御部７
６には上記のほか若干の論理回路（ゲート及びフ
リツプフロツプなど）が含まれる。シーケンス制
御部７６は、カウンタ７５の内容“11”を示す出
力８２、同“１”を示す出力８３、同“22”を示
す出力８４、フリツプフロツプ７７の出力Ｑに接
続された出力８５、フリツプフロツプ８１の出力
Ｑ及びに各々接続された出力８６及び８７の合
計６本の出力を持つている。上記６本の出力のう
ち、出力８２及び８３は可逆カウンタ６６の各々
ホールド及びリセツト入力に、出力８４はトラン
スフアゲート６９の制御入力に、出力８５はデコ
ーダ７２の制御入力に、出力８６及び８７は
FETスイツチ１２及び１３の各ゲートに、各々
接続される。シーケンス制御部の出力８５は表示
部７４の極性表示入力にも接続され、出力８３は
シーケンス制御部７６の内部でフリツプフロツプ
７７のリセツト入力にも接続される。出力８６及
び８７は切換スイツチ６３及び６５を各々第１及
び第２状態にするのにも用いられる。

この装置の動作を以下に説明する。フリツプフ
ロツプ４８及び５０の出力Ｑの初期状態は論理
“０”であり、トランジスタFET１及びFET３は
開（非導通）、同FET２は閉（導通）であるもの
とする。方形波発生器２６からの方形波は積分器
１４によつて積分される。方形波はコンデンサＣ
２を介して交流的に積分器に加えられているの
で、抵抗Ｒ２を経て入力される信号の直流分は零
である（第２図ａにこの波形を示す）。入力端子
１０，１１間に入力信号が加えられていない状態
で差動増幅器１６の入力でのドリフトが全くない
場合、積分器１４は、検出レベルＶ１及びＶ２に
対して対称な歪三角波（第２図ｂに示す）を出力
する。検出レベルＶ１及びＶ２の差は上記歪三角
波の振幅に比較してかなり小さいので、歪三角波
の正の半周期の大部分は検出レベルＶ２を上回
り、負の半周期の大部分は検出レベルＶ１を下回
る。歪三角波の電圧が検出レベルＶ２を上回つて
いる期間はトランジスタ３６はＤ―フリツプフロ
ツプ４８のＤ入力に信号を出力し、その後の最初
のクロツクパルスによつてＤ―フリツプフロツプ
４８がセツトされる。同様に積分器１４の出力が
検出レベルＶ２を下回る場合（歪三角波の下降傾
斜部分）、トランジスタ３６からＤ―フリツプフ
ロツプ４８に信号が加えられ、その後の最初のク
ロツクパルスによつてＤ―フリツプフロツプ４８
はリセツト状態となる。

Ｄ―フリツプフロツプ４８の出力Ｑが論理
“１”になるとトランジスタFET１は閉じられ、
入力端子１０，１１間に加えられる入力電圧に対
して正の基準電圧源２８が積分器１４に加えられ
る。それと共に、Ｄ―フリツプフロツプ４８の出
力Ｑが論理“１”になると、ANDゲート５４が
能動となり、積分器１４に正の基準電圧が加えら
れている間だけ可逆カウンタ６６にクロツクパル
スが加えられる。

トランジスタ３８及びＤ―フリツプフロツプ５
０も同様にして、積分器１４の出力が検出レベル
Ｖ１を下回つている間は、トランジスタFET３
を閉状態として積分器１４に負の基準電圧源３０
からの信号を加えると共に、ANDゲート５８を
介して可逆カウンタ６６にクロツクパルスを加え
る。

積分器１４に加えられる入力電流（すなわち、
加えられる正味の電荷量）の平均が零の場合、方
形波発生器２６から出力される方形波の数周期分
の時間で平衡状態となる。積分器１４から出力さ
れる信号の１周期を第２図ｂに示すように〜
までの６区間に分割して考えると、各区間で積分
器１４に与えられる電荷は次の通りである。

Ｑ＝（−Ｖ_ＩＮ／Ｒ１−Ｖ_Ｓ／Ｒ２−Ｖ_ＲＥＦ／Ｒ
３）・ｔ Ｑ＝（−Ｖ_ＩＮ／Ｒ１−Ｖ_Ｓ／Ｒ２）・ｔ Ｑ＝（−Ｖ_ＩＮ／Ｒ１−Ｖ_Ｓ／Ｒ２＋Ｖ_ＲＥＦ／Ｒ
３）・ｔ Ｑ＝（−Ｖ_ＩＮ／Ｒ１＋Ｖ_Ｓ／Ｒ２＋Ｖ_ＲＥＦ／Ｒ
３）・ｔ Ｑ＝（−Ｖ_ＩＮ／Ｒ１＋Ｖ_Ｓ／Ｒ２）・ｔ Ｑ＝（−Ｖ_ＩＮ／Ｒ１＋Ｖ_Ｓ／Ｒ２−Ｖ_ＲＥＦ／Ｒ
３）・ｔ （ただし、2V_S；方形波発生器２６から出力され
る方形波の波高値、 Ｖ_IN；入力端子１０，１１間に加えら
れる電圧（ここでは零としてい
る） ｔ〜ｔ；区間〜の各時間） 方形波による電荷の１周期間の平均は零として
良い、すなわち数式的には、 ｔ＋ｔ＋ｔ＝ｔ＋ｔ＋ｔ この仮定が成立しない場合（例えば、方形波の
デユーテイ比が１：１ではない場合）には、以下
の説明のようにして零点誤差が自動的に修正され
る。入力電圧Ｖ_INは一周期間Ｔ（方形波の周期を
Ｔとする。すなわちＴ＝ｔ＋ｔ＋……＋ｔ
）にわたつて同じように作用する。従つて入力
電圧Ｖ_INが零であるとすると、平衡状態では、 ０＝Ｒ１／Ｒ３・Ｖ_REF（ｔ_＋−ｔ₋／Ｔ） ＝（定数）・（t₊−t_-） （ただし、t₊＝ｔ＋ｔ、t_-＝ｔ＋ｔであ
り、t₊、t_-は各々基準電圧源２８及び３０が積分
器１４に接続されている時間を示す。） 第２図ｂから明らかなように、基準電圧源２８
または３０は、入力電圧が零の場合には、方形波
の各半周期の大部分の期間、積分器１４に加えら
れている。また、区間及びでは基準電圧源２
８及び３０は方形波と同じ極性で加えられている
のに対して、区間及びでは基準電圧源と方形
波との正負が逆であり、従つて三角波の前後の傾
斜は異なり第２図ｂに示す波形となる。

負の入力電圧−Ｖ_INが入力端子１０，１１間に
加えられＤ―フリツプフロツプ８１がセツトされ
ると、FETスイツチ１２が閉じ、積分器１４は
入力信号を積分して三角波の正の部分を増加させ
る。このことによつて三角波の正傾斜は増加し負
傾斜は減少する。従つて、第２図ｃに示すよう
に、三角波の正のピーク振幅は増加し正の期間は
長くなる。

従つて、入力電圧−Ｖ_INの振幅に応じて正の基
準電圧源２８を印加する期間（t₊）は増加し、負
の基準電圧源３０を印加する期間（t_-）は減少す
る。すなわち、 Ｖ_IN＝（定数）（t₊−t_-） すなわち、入力電圧−Ｖ_INの振幅を変換するた
めに、シーケンス制御部７６は、カウンタ７５の
内容が“１”の時点で出力８３に開始信号を出力
する（従つて、開始信号は方形波発生器２６から
の方形波の各周期毎の決まつた時点で出力され
る。）第１図に示した実施例では開始信号は方形
波の立ち上がりで出力されるが、この点に限る必
要はない。開始信号によつて可逆カウンタ６６は
リセツトされ、場合によつてはＤ―フリツプフロ
ツプ７７もリセツトされる。可逆カウンタ６６は
正の基準電圧源２８が加えられている間はAND
ゲート５４からのクロツクパルスによつて加進
し、負の基準電圧源３０が加えられている間は
ANDゲート５８からのクロツクパルスにより減
進する（ただし、シーケンス制御部７６のカウン
タ７５により第１の変換期間であると示されてい
る間）。第１の変換期間の終了はカウンタ７５の
内容が“11”であることを示す信号（シーケンス
制御部の出力８２に出力される）で示される。こ
の終了信号は方形波に対して上記開始信号と同じ
時点（ここでは方形波の立ち上がり）で出力され
るので、第１の変換期間は方形波の周期の整数倍
（ここでは10倍）の長さとなる（第３図ａにこの
関係を示す）。終了信号によつて可逆カウンタ６
６のホールド入力が能動となり、一時点に加進及
び減進入力６２及び６４からのパルスの計数を停
止する。また、フリツプフロツプ８１をリセツト
する（フリツプフロツプ８１は第１の変換期間中
はセツトされている）。フリツプフロツプ８１が
リセツトされると、FETスイツチ１２が開とな
つて入力電圧Ｖ_INを切り離すと共に、FETスイ
ツチ１３を閉じて積分器１４の入力を接地する。
さらに、切換スイイツチ６３及び６５が切換えら
れ、ANDゲート５４が可逆カウンタ６６の減進
入力６４に、ANDゲート５８が加進入力６２に
各々接線する。すなわち第１の変換期間とは逆の
状態になる。

12個目の方形波（第３図参照）の後縁で“11”
を示す信号が出力され、可逆カウンタ６６のホー
ルド入力に加えられていた信号はリセツトされ
る。可逆カウンタ６６は第２の変換期間としてク
ロツクパルスを計数し始め、カウンタ７５から
“22”を示す信号が出力されるまで計数を続ける
（すなわち、方形波10周期分の期間）。第２の変換
期間では、正の基準電圧源２８の印加中はAND
ゲート５８から加進入力へ、負の基準電圧源３０
の印加中はANDゲート５４から減進入力へ各々
クロツクパルスが与えられる。この間、積分器１
４の入力はFETスイツチ１３によつて接地され
ており、オフセツト電圧の変換を行なつているこ
とになる。

理想的な場合には、第２の変換期間では正及び
負の基準電圧源２８及び３０は同時間ずつ印加さ
れるはずであるが、実際には、増幅器のドリフト
や方形波のデユーテイ比が１：１でないことなど
のため、同時間ずつの印加とはならない。従つて
第２の変換期間が終了した時点では、零点ドリフ
トなどにより正負いずれかの方向に何らかの数の
クロツクパルスが生じるはずである。ただし、こ
のクロツクパルスの計数値は第１の変換期間での
計数とは逆方向である（切換スイツチ６３及び６
５の反転による）。従つて、第２の変換周期の終
了時点では可逆カウンタ６６の内容は、入力信号
Ｖ_INの振幅に応じ零点ドリフトを補正したデイジ
タル値となつている。

例えば、負の入力信号Ｖ_INに対しては第１の変
換期間終了時点で可逆カウンタ６６の内容は正と
なつている（正の基準電圧源２８の方が負の基準
電圧源３０よりも長い時間用いられるため、第２
図ｃ及び第３図参照）。例えば小さな負のドリフ
トが存在したとすると、正の基準電圧源２８はさ
らに長い間用いられ、ANDゲート５４から余分
のパルスが出力され、計数される。しかし、第２
の変換期間では、これと同じ数のパルスが切換ス
イツチ６５を介して可逆カウンタ６６の減進入力
６４に加えられる。従つて第１の変換期間に可逆
カウンタ６６に余分に計数したパルスは第２の変
換期間内に差し引かれ、第１の変換期間に生じた
負の零点ドリフトによる誤差は補正される。

カウンタ７５の内容が“22”であることを示す
信号は、第２の変換期間の終了を示すと共に、ト
ランスフアゲート６９を能動とし可逆カウンタ６
６の最終的な内容をラツチ７０に転送する。この
信号はまた、Ｄ―フリツプフロツプ８１をセツト
し、FETスイツチ１３を開き同１２を閉じ、切
換スイツチ６３及び６５を第１図に示した側に戻
し、入力電圧Ｖ_INの次の変換期間に備える。

上記動作説明中、可逆カウンタ６６の“０”出
力からシーケンス制御部に加えられる信号につい
ては触れなかつた。この信号は、可逆カウンタ６
６の計数値が“０”から減少してオール“９”に
なる場合と、オール“９”から増加して“０”に
なる場合とに出力される（ただし入力信号Ｖ_INが
負の場合には生じない）。従つて、シーケンス制
御部７６のフリツプフロツプ７７はリセツト状態
を保ち、デコーダ７２はBCD―７セグメント・
デコーダとして動作する。デコーダ７２はラツチ
７０に記憶された値をデコードし、零点ドリフト
を補正した変換結果を表示部７４に表示する。シ
ーケンス制御部７６の出力８５の信号によつて表
示部７４に負号を表示する。

シーケンス制御部７６のカウンタ７５の内容が
“１”であることを示す信号は、上記の変換サイ
クル（第１及び第２の変換期間を含む）全体の開
始信号でもある。ただし、表示部７４は、前回の
第９変換期間終了時点でラツチ７０に蓄えられた
値を、次にその値が変更されるまでは表示し続け
る。

正の入力信号＋Ｖ_INが入力端子１０に加えられ
た場合、積分器１４の出力は負側に偏る。従つ
て、三角波の負傾斜部分が減少する。また、三角
波の負側のピーク並びに負のピークに至る期間が
増加する（第２図ｄ参照）。負の入力信号の場合
の上記説明と対称的に、積分器１４には正の基準
電圧源２８よりも負の基準電圧源３０の方が長い
時間接続される。従つて、ANDゲート５４から
加進入力６２に加えられるクロツクパルスより
も、ANDゲート５８から減進入力６４に加えら
れるクロツクパルスの方が多くなり、結局負方向
の計数値を生じる。

入力電圧が負の場合の上記説明と同様、積分器
１４に加えられる入力電流の平均値が零の場合に
平衡状態となり、第１及び第２の変換期間内に変
換及び零点ドリフト補正を行なう。ただし、上記
説明と異なるのは、入力電圧が正の場合には可逆
カウンタ６６の最終的な内容は“９”の補数で示
されている点である。可逆カウンタ６６の内容が
“０”からオール“９”に移る際には、シーケン
ス制御部に“０”出力信号が加えられる。この信
号によりシーケンス制御部のフリツプフロツプ７
７がセツトされ、フリツプフロツプ７７の出力に
よつてデコーダ７２は“９”の補数―７セグメン
ト・デコーダとして動作する。この動作を行なう
には、例えば、デコーダ７２に加えられる信号を
スイツチング回路で補数化してから主デコード回
路に加えれば良い。デコーダ７２からの出力は表
示部７４に表示されるが、フリツプフロツプ７７
からの信号（シーケンス制御部７６の出力８５）
によつて正符号の表示も行なう。

上記のように本発明では零点ドリフトの補正の
前に変換を行なうので、変換開始時点が正確に指
定できる。従来技術では零点ドリフトの検査が変
換に先立つて行なわれるので、実際に変換を開始
する時点は動作開始時点とは異なる。本発明によ
る装置は、例えば、連続的にサンプリングを行な
いアナログ信号による各種のパラメータを記録す
るデータ・ロガ等に利用した場合に、非常に有利
である。データ・ロガではデイジタル―アナログ
変換器に加える信号を選択するセレクタまたはス
キヤナを含んでいて、スキヤナ（またはセレク
タ）が切り変わつた後、過渡現象が整定するまで
に若干の時間が必要である。本発明によるアナロ
グ―デイジタル変換器を用いれば、上記切り換え
は第２変換期間の開始時点（FETスイツチ１２
が開となり零点ドリフト補正が開始される時点）
で行なうことができる。第２変換期間はスキヤナ
の整定時間に当てることができ、次の第１変換期
間の開始時点では遅延なしに新しい信号の変換が
開始できる。さらに、従来技術では連続的な読み
取りの際のトリガによりドリフト補正サイクルを
中断してしまう恐れがあつたが、本発明では変換
後に補正を行なうのでその心配がない。

カウンタ６６に可逆カウンタを用いる理由は次
の通りである。雑音の乗つた非常に小さな入力信
号を扱う場合を仮定する。この雑音によつて入力
信号の極性は変換期間中、度々逆転し、積分器か
ら出力される三角波は検出レベルＶ１及びＶ２に
対して高いこともあれば低いこともあり、レベル
検出用トランジスタ３６及び３８の動作期間もい
ずれが長いか一定しない。トランジスタ３６が動
作するとカウンタ６６は加進し、トランジスタ３
８が動作するとカウンタ６６は減進する。カウン
タ６６が“０”からオール“９”になる場合も、
その逆の場合も、“０”出力信号が出力される。
カウンタ６６の“０”出力信号は１個毎にシーケ
ンス制御部のフリツプフロツプ７７を反転させ、
フリツプフロツプ７７の状態は、カウンタ６６の
内容が変換期間中の任意の時点で正負いずれであ
るか、すなわちその時点までの入力信号の平均値
が負であるか正であるかを示している。フリツプ
フロツプ７７の状態は、変換期間終了時点でシー
ケンス制御部７６の出力８５に出力されている。

一般に、期間の差（t₊−t_-）の値は、方形波の
周期Ｔの整数倍の間の入力電圧Ｖ_INの積分値に比
例する。方形波（波高値Ｖ_S）よつて積分器に加
えられる電流は、フルスケール入力電圧（正また
は負の）による入力電流に比べて２倍以上大き
い。それは、フルスケール入力電圧と等しい大き
さの基準電圧源２８及び３０が入力電圧と共に加
えられた場合のためである。

必要に応じて、方形波発生器の出力を電源周波
数（通常50または60〔Hz〕）に同期させることも
できる。この場合、変換期間は電源周期の整数倍
（例えば１倍）にほぼ等しくすることができ、入
力信号に直列モードで重畳する電源周波数の雑音
に対して大きな除去比を得ることができる。

本発明によれば入力信号の正負による倍率の違
いを軽減することができる。

第４図で実線１０１で示すのは、零点オフセツ
トがなく正負の倍率が等しい理想特性である。い
ま、例えば負の基準電圧源の値がわずかに減少し
たとすると、第１象限の特性が点１０２まで右に
移動し、第３象限の部分は変化しない。上記英国
特許第1434414号記載の装置では正負の各基準電
圧源を別々に用いるので、破線１０３で示す非線
形な特性となる。しかし、本発明の場合、正負両
端の点を結ぶ直線（点線１０４）となり線形性は
保たれる。上記零点ドリフト補正作用により零点
の誤差は補正され、特性はさらに平行移動して鎖
線１０５で示すものになる。第４図から明らかな
ように、破線１０３の特性での誤差e₂に比べて、
最終的な正側の誤差e₁は約半分となる。それと共
に特性の負側の部分にも同じ誤差e₁が生じる。し
かし、負側が実線１０１で正側が破線１０３の特
性のものを用いた場合、どちらの側に誤差が含ま
れているか判断する方法はなく、従つて両方共に
誤差e₂が含まれている可能性があるとして扱わざ
るを得ない。一方、本発明によるもの（鎖線１０
５の特性）では両側ともに誤差e₁（上記誤差e₂の
半分）しか含まない。さらに、零点の安定度を失
うことなく正負両側の倍率を等しく保つことがで
きる。

上記英国特許第1434414号では、各基準電圧源
は入力信号の大きさの大小にかかわらず方形波の
１周期に対して短時間だけしか用いられないた
め、上記英国特許第1434414号明細書の第４図及
び第５図に示す回路が必要であるが、本発明では
各基準電圧源は方形波の各周期において重複なし
に両者共用いられるため、上記回路を省略するこ
とができる。さらに、トランジスタFET１及び
FET３が開閉するのに必要な時間は、基準電圧
源２８及び３０が用いられる時間の一部に含され
るが、フルスケールの場合（基準電圧源のうち一
方の印加時間が最小となる）に最大となる。従つ
て上記スイツチング時間によつて生じる誤差はフ
ルスケールの場合に最大となるが表示値に対する
割合は大きくない。一方、上記英国特許第
1434414号記載のものでは表示値が“０”の場合
に上記誤差が最大となり、誤差が目につきやす
い。

上記英国特許第1434414号明細書中の第４図及
び第５図記載の回路が不要であることに加えて、
本発明による装置は、例えばデイジタル電圧計な
どに組込んだ場合、高性能かつ低コストを得るこ
とができる。すなわち、本発明によるアナログ―
デイジタル変換器を用いたデイジタル電圧計で
は、その入力増幅器や利得切換器などに特に低ド
リフト、低リーケージのものを使う必要がなく、
汎用演算増幅器と通常のFETとを用いれば良い
ためである。

第１図に示した実施例のシーケンス制御部７６
の代わりにプログラムされたマイクロプロセツサ
を用い、部品数を減らして同じシーケンスを実行
することもできる。また、アナログ―デイジタル
変換器１によつて得た値をマイクロプロセツサを
用いて処理するようなプログラムにすることもで
きる。

一般のマイクロプロセツサの構成及び動作につ
いて説明する必要があるが、マイクロプロセツサ
については良く知られており、ここでは概略を述
べるにとどめる。

第５図で、マイクロプロセツサは４部分に大別
できる。処理部（MPU）１００、リードオンメ
モリ（ROM）１１０、ランダムアクセスメモリ
（RAM）１２０、及び入出力部１３０である。処
理部１００には作業用レジスタPC，SP、及び
IX、アキユムレータACC・Ａ及びACC・Ｂ、演
算部ALU及び状態レジスタCCR、命令レジスタ
IR及び命令デコーダID、並びにアドレス出力バ
ツフアABC及びデータバツフアDBCを含んでい
る。処理部１００、リードオンリメモリ１１０、
ランダムアクセスメモリ１２０、及び入出力部１
３０は３組のバスライン（16ビツトのアドレスバ
ス１４０、８ビツトのデータバス１５０、及び制
御ライン１６０）で互いに接続されている。

マイクロプロセツサの設計及び製造の際には、
マイクロプロセツサの動作を規定する。命令コー
ドによるプログラムを作成しROM１１０に書込
む必要がある。コード化された命令（例えば“ア
キユームレータにある数を転送”、“加算”、“各ビ
ツトを反転”などに対応する）はROM１１０の
別々の区域に設置される。上記命令のうちいずれ
かの番地（16ビツト）がMPU１００からアドレ
スバス１４０に出力されると、ROM１１０の当
該番地に書き込まれている命令がデータバス１５
０に出力される。命令はそのまま転送されるが
ROM１１０の内容は変化しない（“リードオンリ
メモリ”というのはMPU１００からその内容を
読み出すことはできるが、MPUから新しいデー
タを書き込むことはできない）。

この実施例の動作を以下に説明する。レジスタ
PCの内容がROM１１０のある番地（例えば
“1005”）を示しており、アドレスバス１４０にそ
の番地が出力されると、1005番地の命令がデータ
バス１５０を介して命令レジスタIRに転送され
る。その際に、レジスタPCの内容は自動的に１
だけ増加して“1006”となる。命令デコードID
により上記命令はデコードされ、例えば、アキユ
ムレータACC・Ａ及びACC・Ｂ並びに演算部
ALUにより命令が実行される。この場合、デー
タの算術的処理を行ない、データはRAM１２０
に蓄えられてたものとする。RAM１２０はROM
１１０と異なり、データの読み出しと書き込みと
の両方が行なえる。書き込みの場合、当該番地に
それまで存在したデータは消去される。

例えば、命令レジスタIRの内容が“RAMのｘ
番地のデータをアキユムレータACC・Ａに加算
せよ”という命令であるとすると、命令デコーダ
IDは次の操作を行なわせる。レジスタPCの内容
“1006”をアドレスバス１４０に出力し、ROM１
１０にあらかじめ書き込まれている“ｘ”の前半
分を読み出し、次にレジスタPCの内容を増して
（“1007”）同様な操作を行ない“ｘ”の後半分を
読み出す。アドレス出力バツフアに転送された上
記“ｘ”をアドレスバス１４０に出力する。読み
出し信号を制御ライン１６０を介してRAM１２
０に出力し、ｘ番地の内容をデータバス１５０に
出力させる。演算部ALUに信号を送り、データ
バス１５０上のデータとアキユムレータACC・
Ａにあらかじめ蓄えられているデータとを加算す
る。

以上の動作の際に、状態レジスタCCRは演算
部ALUの動作に関係し、レジスタSP及びIXは、
ROM１１０及びRAM１２０にデータをアクセス
する場合、別の方法による際に関係する。上記動
作は従来技術でよく知られている通りである。

RAM１２０のｘ番地にはMPU１００の以前の
動作の結果が蓄えられることになる。RAM１２
０のｘ番地にそれまで入つていたデータは、マイ
クロプロセツサによつて制御される装置、あるい
はデータや命令を手動で入力するためのキーボー
ドから入出力部１７０を介して書き込まれたもの
である。以上に必要な技術も従来技術で良く知ら
れておりここでは詳細は述べない。

上記マイクロプロセツサの各部の連続動作には
MPU１００に接続されたクロツク部１０１によ
り出力されるタイミングパルスを用い通常の手段
で同期をとる。

第６図に示すデイジタル電圧計は、第１図に示
すアナログ―デイジタル変換器のシーケンス制御
部７６、トランスフアゲート６９、ラツチ７０及
びデコーダ７２の代わりに第５図のマイクロプロ
セツサを制御用に用い、全体としてデイジタル電
圧計を構成したものである。

第６図と第１図とでは構成の概略は同じである
ので、相当する部分には同じ番号を記してある。
ただし、ANDゲート５４及び５８の各出力は、
多桁のBCD可逆カウンタ６６の加進及び減進入
力６２及び６４に直接に接続されており、切換ス
イツチ６３及び６５は用いられていない。

入出力部１３０の入力のうち、入力７８はクロ
ツクパルス発生器２６（マイクロプロセツサのク
ロツク部１０１と兼用しても良い）に、入力７９
は方形波発生器２２に、入力８０は可逆カウンタ
６６の“０”出力に、各々接続されている（可逆
カウンタ６６のホールド入力はこの実施例では用
いられない）。入出力部１３０の出力はMPU１０
０からの制御によつて信号を出力するが、（詳細
は後述する）、そのうち出力８３は可逆カウンタ
６６のリセツト入力に、出力８６及び８７は
FETスイツチ１２及び１３の各ゲートに、各々
接続されている。

測定開始の際には入出力部１３０からの信号に
よつてFETスイツチ１２を閉じ、入力端子１
０，１１間に加えられた入力信号（例えば負の入
力信号−Ｖ_INとする）を抵抗Ｒ１を介して積分器
１４に加える。第１図及び第２図で説明したのと
同様に、この実施例でも入力信号の振幅に応じ
て、正の基準電圧源２８が比較的長時間、負の基
準電圧源３０が比較的短時間、抵抗Ｒ３を介して
積分器１４に加えられる。

入力電圧−Ｖ_INの測定を行なうには、ROM１
１０にあらかじめ書き込まれている命令プログラ
ムによつて働くMPU１００によつて、入出力部
１３０の出力８３から開始信号を出力する必要が
ある（開始信号は方形波発生器２６からの方形波
の１周期のうちあらかじめ決まつた時点で出力さ
れる）。第１図の実施例と同様に、この実施例で
も方形波の立ち上がりで開始信号を出力するが、
必ずしもそうである必要はない。開始信号によつ
て可逆カウンタ６６はリセツトされ、それ以後正
の基準電圧源２８が印加されている期間はAND
ゲート５４からのクロツクパルスを加進し、負の
基準電圧源３０が印加されている期間はANDゲ
ート５８からのクロツクパルスを減進する。マイ
クロプロセツサを制御するプログラムによつて、
方形波発生器２６からの方形波の立ち下がり時点
での可逆カウンタ６６の内容を計数出力６８から
読み取り、その値を記憶する。読み取り後、出力
８３からの信号によつて可逆カウンタ６６はリセ
ツトされ、基準電圧源２８及び３０が次に使用さ
れる際に計数を行なう準備状態となる。可逆カウ
ンタ６６のフルスケール値は、基準電圧源２８ま
たは３０のいずれか一方だけが使用された場合に
加えられ得るクロツクパルス数に比べて十分大き
ければ良い。

マイクロプロセツサのプログラムによつて、可
逆カウンタ６６の計数内容は方形波発生器２６か
らの方形波10周期の間に渡つて合計される。この
間が第１変換期間に相当する（第３図ａ参照）。
第１変換期間が終了すると（すなわち、マイクロ
プロセツサが方形波10周期を検出すると）、FET
スイツチ１２が開となり同１３が閉となつて、入
力電圧Ｖ_INは切り離され積分器１４の入力は接地
される。次の方形波１周期後に可逆カウンタ６６
を一度リセツトする。スイツチング後の整定を待
つためである。その後、第２変換期間として方形
波10周期の間、可逆カウンタ６６の計数値を合計
する（第３図ａ参照）。積分器１４の入力はFET
スイツチ１３によつて接地されているから、第２
変換期間の基準電圧源２８及び３０の印加期間に
応じて計数された計数内容は、積分器への入力電
圧が零に対するものである。従つて、マイクロプ
ロセツサのプログラムは、第１変換期間に加算さ
れた総計数値から第２変換期間に読み取つた値を
引算するようになつている。つまり、この装置に
零点ドリフト（増幅器のドリフトや方形波のデユ
ーテイ比が１：１でないことなどによる）で存在
したとすると、そのため生じる第２変換期間での
計数値が第１変換期間での総計数値から差し引か
れる。第２変換期間の終了時点でマイクロプロセ
ツサのRAM１２０に記憶されている数は、入力
信号Ｖ_INの振幅を示し零点ドリフトを補正したも
のである。

例えば、負の入力電圧−Ｖ_INに対しては第１変
換期間終了時点での総計数値は正である（正の基
準電圧源２８が負の基準電圧源３０よりも長時間
使用されるため。第２図ｃ及び第３図参照）。例
えば若干の負の零点ドリフトがあつたとすると、
正の基準電圧源２８は負の基準電圧源３０よりさ
らに余分に用いられるから、ANDゲート５４か
らのクロツクパルスはさらに増加する。しかし、
この増加分はマイクロプロセツサによつて差し引
かれ、総計数値は減少し、第１変換期間に生じた
負の零点ドリフトによる誤差は補正される。

第２変換期間終了後、すなわちマイクロプロセ
ツサが再度10周期の方形波を計数した後、RAM
１２０に記憶した最終的な総計数値はROM１２
０に書き込まれている数表と１桁毎に対象され
る。この数表には７セグメント表示器での表示に
必要なパターンが記録されている。最終的な総計
数値の表示用パターンは一時点に記憶され、出力
８２を介して１桁ずつマルチプレクス・モードで
表示部７４に送られる。そのために、入出力部１
３は周期的にMPU１００に割り込みをかけて、
１桁分の表示に必要なパターンを出力する。この
パターンはRAM１２０から入出力部１３０に転
送されて表示器の全桁のアノードを駆動すると共
に、表示器のうちの必要な１桁だけのカソードを
同時に駆動する。この操作を１桁ずつ、表示の
“ちらつき”が目につかない周波数でくり返し行
なう。

その際に、マイクロプロセツサによつてFET
スイツチ１３が開、同１２が閉となり、可逆カウ
ンタ６６は再度リセツトされて入力電圧Ｖ_INの次
の変換の準備状態となる。

上記動作の説明中、マイクロプロセツサが可逆
カウンタ６６からの“０”出力信号を一度も入力
しないのは、入力電圧が負の場合には減進中の
“０”からオール“９”、あるいは加進中のオール
“９”から“０”への移行が行なわれないためで
ある。従つて最終的な総計数値は普通のBCDで
あり、ROM１１０の上記数表を直接参照して零
点ドリフトを補正した値を表示する。その際、マ
イクロプロセツサにより出力８５から負符号表示
信号も表示部７４に加えられる。第１及び第２変
換期間を含む上記の周期がくり返されるが、次の
最終的な総計数値がマイクロプロセツサから出力
されるまでは、前の表示値を示すパターンが表示
部７４に加えられる。

正の入力電圧＋Ｖ_INが入力端子１０に加えられ
た場合には、正の基準電圧源３０よりも負の基準
電圧源２８の方が積分器１４に長時間印加され
る。マイクロプロセツサにより合計された総計数
値は負の値であり、“９”の補数で示されてい
る。すなわち、可逆カウンタ６６の内容が“０”
からオール“９”になつた時点で出力される
“０”出力により、計数値が負であることがマイ
クロプロセツサに示される。従つて、マイクロプ
ロセツサは“９”の補数を元に戻してからROM
１１０中の上記数表を参照し、出力８５から表示
部７４に正しくデコードされた総計数値及び正符
号表示信号を出力する。

ROM１１０に書き込まれるマイクロプロセツ
サ用プログラムは、MPU１００上記説明の各動
作に必要な論理的ステツプを行なわせなくてはな
らない。論理的ステツプとは、例えば、クロツク
パルスの計数値を一定周期で加算し蓄積するこ
と、方形波の周期数を計数し変換期間長として設
定された数（ここでは10周期）と比較すること、
最終的な総計数値からROM１１０中の数表を参
照すること、入出力部１３０に信号を送りFET
スイツチ１２及び１３並びに表示部７４などを制
御すること、キーボード１７０からの手動入力に
従つて測定レンジを変えるため変換期間の長さを
変えること等々である。さらにROM１１０に
は、キーボード１７０から手動で呼び出される多
数のルーチンが書き込まれている必要がある。ル
ーチンを手動で呼び出した場合、マイクロプロセ
ツサは上記変換結果を含む多種の関数値を得るた
め、種々の演算を行なうことになる。このルーチ
ンには必要な関数を得るための公式や方程式に相
当する命令が含まれている。例えば、“平均値”
ルーチンでは、毎回の変換結果を合計すると共に
変換回数を計数し、合計値を回数で割算する。
“平均値”ルーチンは、結果の読み取りをくり返
して行ない。合計値を求め、１回の変換毎に
RAM１２０に蓄えられている数を１ずつ増加
し、平均値が要求された時点で割算を行なうよう
にしても良い。

手動で呼び出されるルーチンには次のようなも
のがある。

(a) 変換結果Ｖと基準量ｒ（基準量は変換の結果
得られた値でも良い）とからＶ／ｒの比を求め
る。

(b) デシベル量20（log₁₀V／ｒ）を求める。

(c) 変換結果Ｖと抵抗値Ｒとから、抵抗の消費電
力V²／Ｒを求める。

(d) 変換結果Ｖが２つの閾値T₁及びT₂の上か、
中間か、下かを求め、その回数を計数する。

(e) ｎ個の変換結果の平均（V₁＋V₂＋……＋Ｖ
_o）／ｎを求める。

(f) ｎ個の変換結果から、その面積（時間積分）
（V₁・δ_t1＋V₂・δ_t2＋……Ｖ_o・δ_to）を求め
る。

(g) ｎ個の変換結果（その平均値をｍとする）か
ら分散σ^２＝〔（V₁−ｍ）^２＋（V₂−ｍ）^２＋…
…＋（Ｖ_o−ｍ）^２〕／ｎを求める。

(h) ｎ個の変換結果（平均値ｍ）から標準偏差σ
を求める（上記(g)参照）。

(i) ｎ個の変換結果から自乗平均値（V₁ ²＋V₂ ²＋
……Ｖ_o ^２）〓／ｎを求める。

(j) ある時点から行なわれた変換回数を計数す
る。

(k) 一連の変換が開始されてからの経過時間を測
る。

(l) ｎ個の変換結果うち、２つの閾値T₁及びT₂
の中間のものだけの平均値を求める（上記(d)及
び(e)参照）。

(m) ｎ個の変換結果うち、２つの閾値T₁及びT₂
の中間のものだけの面積（時間積分値）を求め
る（上記(d)及び(f)参照）。

(n) 変換結果Ｖの関数、例えば多項式 Ｔ＝aV³＋bV²＋cV＋ｄ の値を求める（熱電対の出力信号の線形化など
に相当する）。

上記の各ルーチン(a)〜（ｎ）にはコード番号が
与えられており、キーボード１７０のキーのうち
上記ルーチン（全体）を示すキーを最初に押し、
次に各ルーチンのコード番号を入力すればルーチ
ンが呼び出される。次にROM１１０中の命令プ
ログラムのうち上記ルーチンに関係した部分とマ
イクロプロセツサがそれまでに実行した部分とを
調べ、マイクロプロセツサはＡ―Ｄ変換の制御や
結果の表示等の命令を、プログラムの上記各部分
を用いて時分割で実行する。上記ルーチン関係の
プログラムによつて、表示部にあらかじめ必要な
情報（例えば閾値T₁及びT₂の値など）の要求が
行なわれ、次に当該演算の制御や結果の表示が行
なわれる。

本発明の実施例には様々な変更が可能である。
積分器１４の入力に方形波発生器２２からの方形
波を加える代わりに、積分器１４の出力を加算器
に接続し適当な波形発生器を用いて三角波を加算
し、加算機の出力をレベル検出器（トランジスタ
３６，３８）に接続しても良い。また、差動増幅
器１６の非反転入力２０が接地されていることか
ら、トランジスタFET２は場合によつては省略
できる。ここで言う“接地されている”という意
味は、単に信号線の低電位側あるいは“０”ボル
ト側の線に接続されていることに過ぎず、Ａ―Ｄ
変換器１の主要な回路部分を完全にフローテイン
グで用いることが可能である。変換期間は必要な
だけ長くすることができるので、可逆カウンタ６
６を浮動小数点動作としても良い。

また、英国特許第1434414号明細書中の第３図
に示されているのと同様に、本発明でも“９”の
複数−７セグメント用のデコーダを省略すること
ができる。

上記説明では、任意の時点から変換を開始でき
るように、第１変換期間（測定）と第２変換期間
（零点ドリフト補正）とは第１―第２の順序で行
なうことにしてあつた。しかし、必要に応じてそ
の順序を逆にすることも可能である。また、第１
及び第２変換期間は交互である必要はない。すな
わち零点ドリフト補正用の変換期間は定期的（例
えば10秒毎）に行ない、その結果を記憶して零点
ドリフト補正用変換期間以外に行なわれる通常の
測定値の補正を行なえば良い。

第６図に示す実施例で、可逆カウンタ６６は
BCDカウンタの代わりに２進カウンタであつて
も良い。その場合、マイクロプロセツサによる計
数値の集計は純２進的に行なうことができる。た
だし、最終的な結果を表示部７４で表示するた
め、２進数から10進数への変換を行なうようにプ
ログラムされている必要がある。

【図面の簡単な説明】

第１図は本発明によるＡ―Ｄ変換器の一実施例
の簡単な回路図、第２図及び第３図は第１図の実
施例の各点の波形図、第４図はＡ―Ｄ変換器の誤
差を説明する図、第５図は一般的なマイクロプロ
セツサのブロツク図、第６図は本発明によるＡ―
Ｄ変換器にマイクロプロセツサを用いた場合の簡
単な回路図である。 １……Ａ―Ｄ変換器、１０，１１……入力端
子、１２，１３……FETスイツチ、１４……積
分器、１６……差動増幅器、１８，２０……反転
及び非反転入力、２２……方形波発生器、２４…
…１／1000分周器、２６……クロツクパルス発生
器、２８，３０……正及び負の基準電圧源、３
２，３４，４０……抵抗、３６，３８……トラン
ジスタ（レベル検出器）、４８，５０……Ｄ―フ
リツプフロツプ、５１，５４，５８……ANDゲ
ート、５２，５６，６０……ANDゲートの入
力、６２，６４……加進及び減進入力、６３，６
５……切換スツチ、６６……可逆カウンタ、６８
……計数出力、６９……トランスフアゲート、７
０……ラツチ、７２……デコーダ、７４……表示
部、７５……カウンタ、７６……シーケンス制御
部、７８，７９，８０……７６の入力、８２〜８
７……７６の出力、７７，８１……フリツプフロ
ツプ、１００……処理部（MPU）、１１０……リ
ードオンリメモリ（ROM）、１２０……ランダム
アクセスメモリ（RAM）、１３０……入出力部、
１４０……アドレスバス、１５０……データバ
ス、１６０……制御線、１７０……キーボード、
１０１……クロツク部。

Claims (1)

1. 【特許請求の範囲】 １ 両極性のアナログ―デイジタル変換器におい
   て、被変換アナログ信号（以下入力信号と記す）
   を入力しこの入力信号に第１の極性の前半周期と
   第２の極性の後半周期とを有する周期信号を重畳
   して出力する積分手段と、互いに逆極性の第１及
   び第２の基準信号源と、第１の制御信号に応じて
   前記基準信号源のうち前記入力信号と逆極性のも
   のを前記積分手段に加え第２の制御信号に応じて
   前記基準信号源のうち上記と逆のものを前記積分
   手段に加える第１のスイツチング手段と、前記周
   期信号の周期の整数倍の長さを有する第１の変換
   周期と第２の変換周期とを決定する変換周期決定
   手段と、クロツクパルス発生源と、前記積分手段
   からの出力信号を第１及び第２の検出レベルと
   各々比較する第１及び第２のレベル検出器と、第
   ２のスイツチング手段と、計数手段とを含み、前
   記積分手段１４の入力に加えられる信号が零の場
   合には前記積分手段の出力の値が前記第２の検出
   レベルから前記第１の検出レベルの方向に少なく
   とも前記周期信号の半周期の一定割合の期間だけ
   前記第１の検出レベルを上回り、前記第１の検出
   レベルから前記第２の検出レベルの方向に少なく
   とも前記周期信号の残りの半周期の一定割合の期
   間だけ前記第２の検出レベルを下回り、前記積分
   手段の入力に加えられる信号がある極性の場合に
   は前記積分手段の出力の値が前記半周期の一定割
   合よりも長い期間だけ前記第１の検出レベルを上
   回り、前記積分手段の入力に加えられる信号が前
   記と逆の極性の場合には前記積分手段の出力の値
   が前記半周期の一定割合よりも長い期間だけ前記
   第２の検出レベルを下回り、前記レベル検出器３
   ６，３８は前記積分手段１４の出力値が前記第１
   の検出レベルを上回つている間だけ前記第１の制
   御信号を、前記第２の検出レベルを下回つている
   間だけ前記第２の制御信号を各々出力し、前記第
   ２のスイツチング手段１２，１３は前記第１の変
   換期間は前記積分手段の入力に前記入力信号を、
   前記第２の変換期間は前記積分手段の入力に零信
   号を各々接続し、前記計数手段５４，５８，６
   ６；５４，５８，６６，１００は前記基準信号源
   のいずれか一方が前記積分手段１４に加えられて
   いる期間だけクロツクパルスを計数し、前記計数
   手段によつて前記第１の変換期間の計数値と前記
   第２の変換期間の計数値とを組合わせた計数値
   が、前記入力信号の前記第１の変換期間に渡つて
   の積分値を示し零点ドリフトを補正した値である
   ことを特徴とするアナログ―デイジタル変換器。 ２ 前記レベル検出器３６，３８が各々トランジ
   スタを含む特許請求の範囲第１項記載のアナログ
   ―デイジタル変換器。 ３ 前記検出レベルのうち少なくとも一方が前記
   トランジスタの導通に必要な閾値で決定される特
   許請求の範囲第２項記載のアナログ―デイジタル
   変換器。 ４ 前記計数手段５４，５８，６６が可逆カウン
   タ６６と、前記基準信号源のうち一方が用いられ
   ている期間は加進方向の、前記基準信号源のうち
   他方が用いられている期間は減進方向の計数を
   各々行なわせるための手段とを含む特許請求の範
   囲第１〜３項のいずれかに記載のアナログ―デイ
   ジタル変換器。