JPS6156625B2 - - Google Patents
Info
- Publication number
- JPS6156625B2 JPS6156625B2 JP51141678A JP14167876A JPS6156625B2 JP S6156625 B2 JPS6156625 B2 JP S6156625B2 JP 51141678 A JP51141678 A JP 51141678A JP 14167876 A JP14167876 A JP 14167876A JP S6156625 B2 JPS6156625 B2 JP S6156625B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- emitter
- collector
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000012535 impurity Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にエピタキシヤル層を
ベースとする縦形トランジスタを含む集積回路装
置に関する。
ベースとする縦形トランジスタを含む集積回路装
置に関する。
従来、同一基板上にNPNトランジスタと共に
縦形PNPトランジスタを形成しようとする場合に
は、例えば第１図に示すような構造をとることが
ある。即ち第１図に示す基板はＰ形基板１１と
N-形エピタキシヤル層１２からなり、Ｐ形エミ
ツタ領域１６−１，N-形ベース領域１２−１及
びＰ形コレクタ領域１４−１とコレクタ電流を電
極に取り出す領域（以下コレクタ電流引出し領域
という）１５−１からなる縦形PNPトランジスタ
と、Ｎ形エミツタ領域１７−２及びＰ形ベース領
域１６−２と、N-形コレクタ領域１２−２から
なる縦形NPNトランジスタ及びＰ形絶縁分離層
１４−２，１５−２とN+形の埋込み層１３−
１，１３−２を含む。また１７−１及び１７−３
はそれぞれの領域と電極とのコンタクト部を示
す。ここで、コレクタ・エミツタ間の逆耐圧を考
慮してみるに、NPNトランジスタのコレクタ・
エミツタ間逆耐圧BVcEpoは、コレクタ・ベース
接合１６−2′に形成される空乏層が不純物濃度の
低いN-形エピタキシオル層からなるコレクタ領
域１２−２側へ伸びて、埋込み層１３−３に達す
る以前に生ずるアバランシエ降伏状態によつて決
定される電圧、埋込層１３−２に達するリーチ・
スルー状態によつて決定される降伏電圧またはエ
ミツタ１７−２に達するベンチ・スルー状態によ
つて決定されるパンチ・スルー電圧のいずれが優
先するかによるのであるが、一般にパンチ・スル
ー電圧が優先することは少ないため、逆耐圧
BVcEpoを高くするためにはコレクタ領域１２−
２の不純物濃度を低くしなければならない。一
方、PNPトランジスタのコレクタ・エミツタ間の
逆耐圧BVcEppを考慮してみるに、コレクタ・ベ
ース接合に形成される空乏層はＰ形コレクタ領域
１４−１よりもN-形エピタキシヤル層からなる
不純物濃度の低いベース領域１２−１側より広が
るため、パンチ・スルー状態によつて決定される
パンチ・スルー電圧が優先する。しかるに、前述
したようにNPNトランジスタの逆耐圧BVcEpoを
高くする目的でエピタキシヤル層の不純物濃度を
低くすることは即ちPNPトランジスタにおけるベ
ース領域１２−１の不純物濃度を低くすることで
あるから、パンチ・スルー電圧によるその逆耐圧
BVcEppは低くなる。従つて、NPN及びPNP及び
トランジスタ両者の逆耐圧BVcEpo及びBV cEop
の両者に満足させるには、エピタキシヤル層の不
純物濃度を低く、且つPNPトランジスタのベース
幅ＷBpを広げることが必要とされる。このこと
は、エピタキシヤル層を厚くしなければならない
ことを意味するのであるが、そうした場合には
NPNトランジスタのコレクタ領域１２−２が必
要以上に厚くなるばかりでなく、ベース幅ＷBpが
広がり、小数キヤリアのベース走行時間が大きく
なつて利得帯域幅積ｆTを低下させることとな
る。また、ベース領域１２−１即ちエピタキシヤ
ル層の不純物濃度を下げれば、ベース抵抗が大な
ること、或いは大電流動作においては、伝導率変
調が起り易くなることは避けられない。
縦形PNPトランジスタを形成しようとする場合に
は、例えば第１図に示すような構造をとることが
ある。即ち第１図に示す基板はＰ形基板１１と
N-形エピタキシヤル層１２からなり、Ｐ形エミ
ツタ領域１６−１，N-形ベース領域１２−１及
びＰ形コレクタ領域１４−１とコレクタ電流を電
極に取り出す領域（以下コレクタ電流引出し領域
という）１５−１からなる縦形PNPトランジスタ
と、Ｎ形エミツタ領域１７−２及びＰ形ベース領
域１６−２と、N-形コレクタ領域１２−２から
なる縦形NPNトランジスタ及びＰ形絶縁分離層
１４−２，１５−２とN+形の埋込み層１３−
１，１３−２を含む。また１７−１及び１７−３
はそれぞれの領域と電極とのコンタクト部を示
す。ここで、コレクタ・エミツタ間の逆耐圧を考
慮してみるに、NPNトランジスタのコレクタ・
エミツタ間逆耐圧BVcEpoは、コレクタ・ベース
接合１６−2′に形成される空乏層が不純物濃度の
低いN-形エピタキシオル層からなるコレクタ領
域１２−２側へ伸びて、埋込み層１３−３に達す
る以前に生ずるアバランシエ降伏状態によつて決
定される電圧、埋込層１３−２に達するリーチ・
スルー状態によつて決定される降伏電圧またはエ
ミツタ１７−２に達するベンチ・スルー状態によ
つて決定されるパンチ・スルー電圧のいずれが優
先するかによるのであるが、一般にパンチ・スル
ー電圧が優先することは少ないため、逆耐圧
BVcEpoを高くするためにはコレクタ領域１２−
２の不純物濃度を低くしなければならない。一
方、PNPトランジスタのコレクタ・エミツタ間の
逆耐圧BVcEppを考慮してみるに、コレクタ・ベ
ース接合に形成される空乏層はＰ形コレクタ領域
１４−１よりもN-形エピタキシヤル層からなる
不純物濃度の低いベース領域１２−１側より広が
るため、パンチ・スルー状態によつて決定される
パンチ・スルー電圧が優先する。しかるに、前述
したようにNPNトランジスタの逆耐圧BVcEpoを
高くする目的でエピタキシヤル層の不純物濃度を
低くすることは即ちPNPトランジスタにおけるベ
ース領域１２−１の不純物濃度を低くすることで
あるから、パンチ・スルー電圧によるその逆耐圧
BVcEppは低くなる。従つて、NPN及びPNP及び
トランジスタ両者の逆耐圧BVcEpo及びBV cEop
の両者に満足させるには、エピタキシヤル層の不
純物濃度を低く、且つPNPトランジスタのベース
幅ＷBpを広げることが必要とされる。このこと
は、エピタキシヤル層を厚くしなければならない
ことを意味するのであるが、そうした場合には
NPNトランジスタのコレクタ領域１２−２が必
要以上に厚くなるばかりでなく、ベース幅ＷBpが
広がり、小数キヤリアのベース走行時間が大きく
なつて利得帯域幅積ｆTを低下させることとな
る。また、ベース領域１２−１即ちエピタキシヤ
ル層の不純物濃度を下げれば、ベース抵抗が大な
ること、或いは大電流動作においては、伝導率変
調が起り易くなることは避けられない。
本発明の目的は、上記の欠点を除去してPNP及
びNPNトランジスタの両者における良好なコレ
クタ・エミツタ間逆耐圧及び利得帯域幅積を同時
に満たす半導体装置を提供することにある。
びNPNトランジスタの両者における良好なコレ
クタ・エミツタ間逆耐圧及び利得帯域幅積を同時
に満たす半導体装置を提供することにある。
本発明は、エピタキシヤル層からなるベース領
域中のエミツタ領域周囲に、エピタキシヤル層に
比較してより高い不純物濃度を有する領域を設け
たものである。
域中のエミツタ領域周囲に、エピタキシヤル層に
比較してより高い不純物濃度を有する領域を設け
たものである。
次に本発明を図面を参照して説明する。
第２図は本発明の一実施例を示す図で、それぞ
れの連続番号は第１図に示したと同じものをさ
す。
れの連続番号は第１図に示したと同じものをさ
す。
また、本来はエピタキシヤル層をベース領域と
するPNPトランジスタのエミツタ領域１６−１の
周囲にのみ高不純物濃度領域を設ければ良いので
あるが、本実施例においては、ベース抵抗を低く
するためにベース領域のコンタクト部１７−１を
も包含するように高不純物濃度領域１８を設けて
いる。従つてPNPトランジスタのコレクタ・ベー
ス接合に形成される空乏層はベース領域中の高不
純物濃度領域１８でその広がりが抑制されるた
め、NPNトランジスタのコレクタ・エミツタ間
逆耐圧BVcEpoを上げるためにエピタキシヤル層
の不純物濃度を可能な限りに低くしたものとして
も、PNPトランジスタのコレクタ・エミツタ間逆
耐圧BVpEppはアバランシエ降伏状態によつて決
定される電圧となる。この電圧は高不純物濃度領
域１８を形成しない場合に起こるパンチスルー電
圧よりも遥かに高いものであるから、ベース幅Ｗ
Bpは所望の逆耐圧を持たせるに至るまで出来る限
り狭くすることが可能となる。例えば、比抵抗ρ
＝18Ωcmのエピタキシヤル層を用いてPNPトラン
ジスタのエミツタ領域１６−１及びNPNトラン
ジスタのベース領域１６−２の拡散深さを３μｍ
とし、それぞれのコレクタ・エミツタ間の逆耐圧
を共に80V以上を確保するためには従来PNPトラ
ンジスタのベース幅ＷBpを少なくとも20μｍは必
要とし、それが為にエピタキシヤル層厚さは37μ
ｍ以上要していたものが、PNPトランジスタのベ
ース領域１２−１中に幅８〜９μｍ、最終表面濃
度が1015cm-3程度の高不純物濃度領域を設けるこ
とにより、ベース幅は、9.4μｍ以上に、従つて
エピタキシヤル層厚さを24μｍ以上にするだけで
逆耐圧80V以上を確保することが可能となる。そ
の為、従来に比して少数キヤリアのベース走行時
間は短縮され、利得帯域幅積ｆTを高くすること
ができる。更に、ベース領域１２−１中の不純物
濃度が増加しているため伝導率変調も起り難く、
又領域１８中に不純物濃度差を設けてドリフト形
トランジスタとすることにより、利得帯域幅積を
より高くすることも可能である。
するPNPトランジスタのエミツタ領域１６−１の
周囲にのみ高不純物濃度領域を設ければ良いので
あるが、本実施例においては、ベース抵抗を低く
するためにベース領域のコンタクト部１７−１を
も包含するように高不純物濃度領域１８を設けて
いる。従つてPNPトランジスタのコレクタ・ベー
ス接合に形成される空乏層はベース領域中の高不
純物濃度領域１８でその広がりが抑制されるた
め、NPNトランジスタのコレクタ・エミツタ間
逆耐圧BVcEpoを上げるためにエピタキシヤル層
の不純物濃度を可能な限りに低くしたものとして
も、PNPトランジスタのコレクタ・エミツタ間逆
耐圧BVpEppはアバランシエ降伏状態によつて決
定される電圧となる。この電圧は高不純物濃度領
域１８を形成しない場合に起こるパンチスルー電
圧よりも遥かに高いものであるから、ベース幅Ｗ
Bpは所望の逆耐圧を持たせるに至るまで出来る限
り狭くすることが可能となる。例えば、比抵抗ρ
＝18Ωcmのエピタキシヤル層を用いてPNPトラン
ジスタのエミツタ領域１６−１及びNPNトラン
ジスタのベース領域１６−２の拡散深さを３μｍ
とし、それぞれのコレクタ・エミツタ間の逆耐圧
を共に80V以上を確保するためには従来PNPトラ
ンジスタのベース幅ＷBpを少なくとも20μｍは必
要とし、それが為にエピタキシヤル層厚さは37μ
ｍ以上要していたものが、PNPトランジスタのベ
ース領域１２−１中に幅８〜９μｍ、最終表面濃
度が1015cm-3程度の高不純物濃度領域を設けるこ
とにより、ベース幅は、9.4μｍ以上に、従つて
エピタキシヤル層厚さを24μｍ以上にするだけで
逆耐圧80V以上を確保することが可能となる。そ
の為、従来に比して少数キヤリアのベース走行時
間は短縮され、利得帯域幅積ｆTを高くすること
ができる。更に、ベース領域１２−１中の不純物
濃度が増加しているため伝導率変調も起り難く、
又領域１８中に不純物濃度差を設けてドリフト形
トランジスタとすることにより、利得帯域幅積を
より高くすることも可能である。
第３図は本発明の他の実施例を示す図で、Ｐ形
基板２１、N-形エピタキシヤル層２２、Ｐ形エ
ミツタ領域２６、ベースコンタクト部２７及びエ
ピタキシヤル層からなるベース領域２２−１中の
高不純物濃度領域２８とコレクタ電流引出し領域
２５からなる基板２１をコレクタするサブストレ
ート縦形PNPトランジスタである。又、図示はし
ていないが、他に絶縁分離層及びエピタキシヤル
層をコレクタ領域とするNPNトランジスタが含
まれているものであることはいうまでもない。
基板２１、N-形エピタキシヤル層２２、Ｐ形エ
ミツタ領域２６、ベースコンタクト部２７及びエ
ピタキシヤル層からなるベース領域２２−１中の
高不純物濃度領域２８とコレクタ電流引出し領域
２５からなる基板２１をコレクタするサブストレ
ート縦形PNPトランジスタである。又、図示はし
ていないが、他に絶縁分離層及びエピタキシヤル
層をコレクタ領域とするNPNトランジスタが含
まれているものであることはいうまでもない。
本実施例においても前記したと同様の効果が得
られることは勿論である。
られることは勿論である。
次に前記一実施例に示した構造のトランジスタ
において、エピタキシヤル層より濃度の高いベー
ス領域１８を形成する一方法について述べる。
において、エピタキシヤル層より濃度の高いベー
ス領域１８を形成する一方法について述べる。
第２図において、N+形埋込層１３−１，１３
−２及びP+形領域１４−１，１４−２等をＰ形
基板１１の表面上に形成した後、N-形エピタキ
シヤル層を形成し、表面からPNPトランジスタの
コレクタ電流引出し領域１５−１、素子分離のた
めの領域１５−２を形成するため写真食刻技術お
よび選択拡散技術によりＰ形不純物をデポジツト
し、次工程に必要な酸化膜を表面に形成した後再
度写真食刻技術により不純物濃度の高いベース領
域１８を形成するための窓をエピタキシヤル層表
面上の酸化膜にあける。この窓を通して不純物を
デポジツトするに際しては、PNPトランジスタの
エミツタとしてNPNトランジスタのベース拡散
（xj＝３μｍ）を用い、最終的な表面濃度として
ＮDB＝1015cm-3（xj＝８〜９μｍ）程度の濃度を
実現する場合のコントロール性を考えるとデポジ
ツトの方法としてはイオン注入が最適であり、イ
オン注入量は後の熱処理時間等を考慮してドーズ
量Φ＝１〜10×1012cm-2とし、この後1200℃、16
時間の押し込みを行なうことにより、素子分離と
領域１８の形成を同時に行なう。以後の行程は周
知の如く、NPNトランジスタのベース領域１６
−２とPNPトランジスタのエミツタ領域１６−
１、NPNトランジスタのエミツタ領域１７−２
とコレクタコンタクト部N+領域１７−３および
PNPトランジスタのベースコンタクト部N+領域
１７−１をそれぞれ同一拡散で形成して半導体集
積回路の拡散層の形成を完了する。
−２及びP+形領域１４−１，１４−２等をＰ形
基板１１の表面上に形成した後、N-形エピタキ
シヤル層を形成し、表面からPNPトランジスタの
コレクタ電流引出し領域１５−１、素子分離のた
めの領域１５−２を形成するため写真食刻技術お
よび選択拡散技術によりＰ形不純物をデポジツト
し、次工程に必要な酸化膜を表面に形成した後再
度写真食刻技術により不純物濃度の高いベース領
域１８を形成するための窓をエピタキシヤル層表
面上の酸化膜にあける。この窓を通して不純物を
デポジツトするに際しては、PNPトランジスタの
エミツタとしてNPNトランジスタのベース拡散
（xj＝３μｍ）を用い、最終的な表面濃度として
ＮDB＝1015cm-3（xj＝８〜９μｍ）程度の濃度を
実現する場合のコントロール性を考えるとデポジ
ツトの方法としてはイオン注入が最適であり、イ
オン注入量は後の熱処理時間等を考慮してドーズ
量Φ＝１〜10×1012cm-2とし、この後1200℃、16
時間の押し込みを行なうことにより、素子分離と
領域１８の形成を同時に行なう。以後の行程は周
知の如く、NPNトランジスタのベース領域１６
−２とPNPトランジスタのエミツタ領域１６−
１、NPNトランジスタのエミツタ領域１７−２
とコレクタコンタクト部N+領域１７−３および
PNPトランジスタのベースコンタクト部N+領域
１７−１をそれぞれ同一拡散で形成して半導体集
積回路の拡散層の形成を完了する。
上記の方法は、半導体集積回路製造上のコスト
をできるだけ下げるため、拡散工程数をできる限
り節減した方法であるが、PNPトランジスタのエ
ミツタをNPNトランジスタのベース拡散とは独
立に拡散又はイオン注入により形成する場合に
は、エミツタの不純物濃度を独立に決定でき、濃
くすることが可能なため、それに応じてベース領
域１８の不純物濃度をより高くしてもエミツタ注
入効率ひいてはｈFEを一定の水準以上に保つこと
が可能となり、ベース領域の不純物濃度をより濃
くすることにより大電流ドライブ時のベース領域
の伝導率変調を強く押えることができる。また不
純物濃度の高いベース領域１８の形成におけるデ
ポジツトの方法も領域１８の不純物濃度が高くて
も良いためイオン注入である必要はなく、拡散に
よる方法が使用できる。
をできるだけ下げるため、拡散工程数をできる限
り節減した方法であるが、PNPトランジスタのエ
ミツタをNPNトランジスタのベース拡散とは独
立に拡散又はイオン注入により形成する場合に
は、エミツタの不純物濃度を独立に決定でき、濃
くすることが可能なため、それに応じてベース領
域１８の不純物濃度をより高くしてもエミツタ注
入効率ひいてはｈFEを一定の水準以上に保つこと
が可能となり、ベース領域の不純物濃度をより濃
くすることにより大電流ドライブ時のベース領域
の伝導率変調を強く押えることができる。また不
純物濃度の高いベース領域１８の形成におけるデ
ポジツトの方法も領域１８の不純物濃度が高くて
も良いためイオン注入である必要はなく、拡散に
よる方法が使用できる。
なお以上は、Ｐ形サブストレートとN-形エピ
タキシヤル層からなる基板に形成されたPNP及び
NPNトランジスタに本発明を実施した場合につ
いて説明したが、Ｐ形サブストレートに替えてＮ
形サブストレートを使用する場合には、諸々の領
域の導電形を逆にすれば良く、要はエピタキシヤ
ル層そのものをベース領域とするトランジスタ
と、エピタキシヤル層そのものをコレクタ領域と
するトランジスタとを含む集積回路装置であれば
エピタキシヤル層の導電形を問わず本発明は適用
出来るものである。
タキシヤル層からなる基板に形成されたPNP及び
NPNトランジスタに本発明を実施した場合につ
いて説明したが、Ｐ形サブストレートに替えてＮ
形サブストレートを使用する場合には、諸々の領
域の導電形を逆にすれば良く、要はエピタキシヤ
ル層そのものをベース領域とするトランジスタ
と、エピタキシヤル層そのものをコレクタ領域と
するトランジスタとを含む集積回路装置であれば
エピタキシヤル層の導電形を問わず本発明は適用
出来るものである。
第１図は従来構造を示す図、第２図は本発明の
一実施例を示す図、第３図は本発明の他の実施例
を示す図である。 １１，２１……Ｐ形半導体基板、１２，２２…
…N-形エピタキシヤル層、１２−１，２２−１
……ベース領域、１２−２，１４−１……コレク
タ領域、１３−１，１３−２，１４−１……埋込
層、１４−２，１５−２……絶縁分離層、１５−
１，２５……コレクタ電流引出し領域、１６−
１，１７−２，２６……エミツタ領域、１７−
１，１７−３，２７……コンタクト部、１８，２
８……高不純物濃度領域、ＷBp，Ｗcp……ベース
幅。
一実施例を示す図、第３図は本発明の他の実施例
を示す図である。 １１，２１……Ｐ形半導体基板、１２，２２…
…N-形エピタキシヤル層、１２−１，２２−１
……ベース領域、１２−２，１４−１……コレク
タ領域、１３−１，１３−２，１４−１……埋込
層、１４−２，１５−２……絶縁分離層、１５−
１，２５……コレクタ電流引出し領域、１６−
１，１７−２，２６……エミツタ領域、１７−
１，１７−３，２７……コンタクト部、１８，２
８……高不純物濃度領域、ＷBp，Ｗcp……ベース
幅。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と、該半導体基板上に
形成された他の導電型の半導体層と、該半導体層
を少くとも第１および第２の島状領域に分離する
前記一導電型の分離領域と、前記第１の島状領域
をコレクタ領域として該第１の島状領域内にベー
スおよびエミツタ領域が形成された第１のトラン
ジスタと、前記第２の島状領域をベース領域とし
て該第２の島状領域内にエミツタ領域が形成され
た前記第１のトランジスタとは相補な導電型式を
有する第２のトランジスタとを有し、前記第２の
島状領域には前記エミツタ領域に接して該エミツ
タ領域を包含するように該第２の島状領域よりも
不純物濃度の高い前記他の導電型の高濃度領域を
有することを特徴とする半導体装置。 ２ 前記第２のトランジスタは、前記半導体基板
と前記第２の島状領域との境界に設けられた前記
他の導電型の第１の埋込み層と、該第１の埋込み
層と前記第２の島状領域との間に前記半導体基板
とは離間して設けられた前記一導電型の第２の埋
込み層と、前記第２の島状領域内で該第２の島状
領域の表面から前記第２の埋込み層に到達するよ
うに設けられて前記他の導電型の高濃度領域をと
り囲む環状領域とを有し、前記第２の埋込み層と
前記環状領域とが前記第２のトランジスタのコレ
クタ領域となつていることを特徴とする特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14167876A JPS5365675A (en) | 1976-11-24 | 1976-11-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14167876A JPS5365675A (en) | 1976-11-24 | 1976-11-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5365675A JPS5365675A (en) | 1978-06-12 |
| JPS6156625B2 true JPS6156625B2 (ja) | 1986-12-03 |
Family
ID=15297647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14167876A Granted JPS5365675A (en) | 1976-11-24 | 1976-11-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5365675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02117512U (ja) * | 1989-03-08 | 1990-09-20 | ||
| JPH0358614U (ja) * | 1989-10-13 | 1991-06-07 | ||
| JPH05503788A (ja) * | 1989-06-08 | 1993-06-17 | トランブル，ドナルド エドモンド | 立体視の装置と方法並びに適正立体録画法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8104862A (nl) * | 1981-10-28 | 1983-05-16 | Philips Nv | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. |
| JPS5887866A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 半導体装置 |
| JPS59211270A (ja) * | 1983-05-17 | 1984-11-30 | Sanyo Electric Co Ltd | 縦型ｐｎｐトランジスタ |
| JPS60160558U (ja) * | 1984-04-04 | 1985-10-25 | 三洋電機株式会社 | 基板型トランジスタ |
| EP0347550A3 (en) * | 1988-06-21 | 1991-08-28 | Texas Instruments Incorporated | Process for fabricating isolated vertical and super beta bipolar transistors |
-
1976
- 1976-11-24 JP JP14167876A patent/JPS5365675A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02117512U (ja) * | 1989-03-08 | 1990-09-20 | ||
| JPH05503788A (ja) * | 1989-06-08 | 1993-06-17 | トランブル，ドナルド エドモンド | 立体視の装置と方法並びに適正立体録画法 |
| JPH0358614U (ja) * | 1989-10-13 | 1991-06-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5365675A (en) | 1978-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2855908B2 (ja) | 半導体装置及びその製造方法 | |
| TW538509B (en) | Fully-depleted-collector Silicon-on-Insulator (SOI) bipolar transistor useful alone or in SOI BiCMOS | |
| US8847359B2 (en) | High voltage bipolar transistor and method of fabrication | |
| TWI582853B (zh) | 具有側壁限定之內部基極至外部基極聯絡區域的電晶體結構與形成該結構的方法 | |
| US20040188802A1 (en) | Lateral heterojunction bipolar transistor | |
| EP0233202B1 (en) | Fabricating a semiconductor device with buried oxide | |
| JPS6156625B2 (ja) | ||
| US5411898A (en) | Method of manufacturing a complementary bipolar transistor | |
| JP2808965B2 (ja) | 半導体装置 | |
| JPS5914897B2 (ja) | 半導体装置 | |
| JPS6119171A (ja) | 縦型ｎｐｎトランジスタ構造体 | |
| US5536966A (en) | Retrograde NWell cathode Schottky transistor and fabrication process | |
| JP2809025B2 (ja) | バイポーラトランジスタ | |
| JP2812052B2 (ja) | 半導体装置 | |
| JP2864863B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6140140B2 (ja) | ||
| JP2613031B2 (ja) | バイポーラトランジスターの製造方法 | |
| JP2638431B2 (ja) | バイポーラトランジスタ | |
| KR0165255B1 (ko) | 접합 아이솔레이션 수직형 바이폴라트랜지스터의 제조방법 | |
| JPH02268463A (ja) | 複合型半導体素子 | |
| JPH0574790A (ja) | 半導体装置及びその製造方法 | |
| JP3135615B2 (ja) | 半導体装置及びその製造方法 | |
| JP3070525B2 (ja) | ラテラルｐｎｐトランジスタ及びその製造方法 | |
| JPH03234054A (ja) | 半導体装置の製造方法 | |
| JPH05129426A (ja) | 半導体装置の素子分離方法 |