JPS6156397A

JPS6156397A - カラ−液晶表示装置

Info

Publication number: JPS6156397A
Application number: JP17879284A
Authority: JP
Inventors: 村田　充裕
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1984-08-28
Filing date: 1984-08-28
Publication date: 1986-03-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィ
ルターを備えたカラー液晶表示素子により、カラー画像
の表示を行なうように構成されたカラー液晶表示装置に
関するものである。

〔従来の技術〕

近年においては、電子回路技術および電子光学的表示技
術の発展に伴って、カラー液晶表示素子によってカラー
画像の表示を行なうように構成されたカラー液晶表示装
置も実現されている。

上記のカラー液晶表示素子としては、アクティブ型、パ
ッシブ型、あるいは前記両者の中間的な性格を有する型
のもの（非線型素子を各絵素部に配置したもの）など各
種のものがあるが、いずれにしても各絵素部に対応して
Ｒ，Ｃ，Ｂのカラーフィルターを配列させた構造となっ
ている。

第３図は、従来のカラー液晶表示素子におけるカラーフ
ィルターの配列の一例を示す平面図であり、このタイプ
のものは各走査側ライン（各行）のいずれの絵素につい
ても、左端側よりＲＳＧ。

Ｂの順にカラーフィルターが配列されている。

すなわち、このタイプにおいては各信号側ライン（各列
）の絵素は、全て同一色のカラーフィルターを有するも
のとなり、たとえば１番目の信号側ラインｙ１はＲ列、
２番目の信号側ラインｙ２はＧ列、３番目の信号側ライ
ンｙ３はＢ列というように、縦方向に同一色が並んで、
いわゆるカラーストライプが構成されることになる。

しかし上記のような構成の表示素子は、近接した位置か
ら観察したときに縦縞模様が見えやすい等、混色が不十
分になるという欠点がある。

そこで、このような欠点を解消するカラーフィルターの
配列構造として、第４図に示されるように、３Ｎ番目の
走査側ライン、３Ｎ＋１番目の走査側ライン、３Ｎ＋２
番目の走査側ライン（但しＮは零または正の整数）で、
それぞれ同一の信号側ライン上のＲ（赤）、Ｇ（緑）、
Ｂ（青）のカラーフィルターの配列が互いに異なるよう
に構成されたものも、例えば特開昭５９−４６６８６号
公報や特開昭５９−６１８１８号公報で既に提案されて
いる。

このように互いに近接した走査側ラインでＲｌＧ、Ｂの
カラーフィルターの配置が互いに異なるように構成され
たカラー液晶表示素子は、各原色の混合性という点では
前述の第３図に示されるタイプのものよりも優れている
ことは明らかであるが、第４図に示されるような配列の
カラーフィルターを存する液晶表示素子によって、カラ
ー画像の表示を行なおうとする場合に、特に好適な表示
　　　　　！信号の処理回路は、まだ実現されていない
のが実情である。

〔発明が解決しようとする問題点〕

すなわち従来においても表示信号の処理回路は提案され
てはいるが、例えば特開昭５９−４６６８６号公報に開
示されているものは、いわゆる点順次駆動を前提とした
構成となっていて、ＴＦＴ型等のアクティブマトリクス
液晶表示素子にしか用いることができないものである。

しかしＴＦＴ型アクティブマトリクス液晶表示素子にお
いても、点順次駆動方式を採用した場合には、絵素の個
数が増加するに従って、それぞれの絵素の駆動デユーテ
ィを十分に確保することができなくなるために、いわゆ
る線順次駆動方式を採用する必要が生じてくる。

また、例えば特開昭５９−６１８１８号公報Ｇこおいて
は、線順次駆動方式を採用した場合の表示信号処理回路
の一部も開示されているが、この場合には各色の表示信
号を全て唯一のシフトレジスタに入力して直／並列変換
を行なうように構成されているために、シフトレジスタ
への各色表示信号の呼び込みを高速で行なう必要があり
、回路動作上の信頼性が問題になるとともに、消費電力
も大きくなってしまう。

本発明は、互いに近接した走査側ラインでＲｌＧ、Ｂの
カラーフィルターの配置が互いに異なるように構成され
たカラ・一液晶表示素子によってカラー画像の表示を行
なう場合に、表示メモリからの各色表示信号より液晶表
示素子駆動用の信号を形成する上で必要となる表示信号
処理回路を提供するものであるが、本発明の目的は、特
に線順次駆動方式を採用することが可能であり、構成が
比較的簡単で、かつ低消費電力が小さく、信頼性の高い
表示信号処理回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために本発明は、Ｒ，Ｇ、Ｂの各色
表示信号を記憶するように構成された表示メモリと、該
表示メモリからそれぞれシリアルに読み出されて（るＲ
、Ｇ、Ｂの各色表示信号を、それぞれパラレルな信号に
変換するための第１、第２、第３の直／並列変換回路と
、前記表示メモリから出力されてくるＲ、Ｇ、Ｂの各色
表示信号を、咳各色表示信号がいずれの走査側ラインに
対応しているかに従って、それぞれ前記第１、第２、第
３の直／並列変換回路のいずれに供給するかを選択的に
切り換え制御する制御手段と、該第１、第２、第３の直
／並列変換回路からの出力信号を所定の配列順でラッチ
するラインメモリと、該ラインメモリからの出力に応じ
た駆動信号を出力する信号側駆動回路とを設けたことに
よって特徴づけられるものである。

〔発明の実施例〕

第１図は、本発明の１実施例によるカラー液晶表示装置
の構成を示すブロック線図で、第２図は、その要部を示
す回路図である。

第１図において１はＲ月表示メモリ、２はＧ用表示メモ
リ、３はＢ月表示メモリであり、これらの各色層表示メ
モリ部より１フイ一ルド分あるいは１フレ一ム分のカラ
ー画像を構成するための表示情報を記憶する画像メモリ
が構成されている。

コントロール・ブロック４は、内蔵している後述の基準
信号発生回路２０（第２図）からの信号に基づいて、表
示信号の処理上において必要な各制御信号や、表示駆動
上において必要な各タイミング制御信号等を形成して出
力する。

アドレスバッファレジスタ５は、コントロール・プロ・
ツク４からの信号に基づいて、上記各色層表示メモリ１
．２．３のアドレスを指定するためのアドレスデータを
形成する。

上記各色層表示メモリ１．２．３から読み出されるＲ、
Ｇ、Ｂの各色表示信号Ｒｏ　、　Ｇｏ　、、　Ｂ。

は、プログラマブル・パラレル／パラレル変換回路６に
入力される。

プログラマブル・パラレル／パラレル変換回路６の各出
力側Ａ、Ｂ、Ｃからの出力信号は、コントロール・ブロ
ック４からのシフトタイミング制御信号ｓｉに従って、
それぞれシフトレジスタより成る第１、第２、第３の直
／並列変換回路７．８．９に入力され、る。なおプログ
ラマブル・パラレル／パラレル変換回路６は、コントロ
ール・ブロン　　　　　　量り４からの制御信号に従っ
て、前記各色層表示メモリ１．２．３からのＲｏ　、Ｇ
ｏ　、Ｂｏを、それぞれ前記第１、第２、第３の直／並
列変換回路７．８．９のいずれに供給するかを選択的に
切り換え制？ｌｆｌするための制御手段として設けられ
たものである。

第１、第２、第３の直／並列変換回路７．８．９の出力
信号は、コントロール・ブロック４がらのランチタイミ
ング制御信号Ｌａに従って、ラインメモリ１０にランチ
される。。

信号側駆動回路１１は、ラインメモリ１ｏがらの出力信
号に基づいて、Ｒ，Ｇ、Ｂの各表示輝度に応じた駆動信
号を、カラー液晶表示素子１３の各信号側電極に供給す
る。

また走査側駆動回路１２は、コントロール・ブロック４
からの走査タイミング制御信号ｓｃを受けて、液晶表示
素子１３の走査側電極に走査信号を供給する。

なお上記の液晶表示素子１３は、前述の第４図に示され
るものと同様なカラーフィルターの配列を有するＸ−Ｙ
マトリクス型液晶表示素子であり、該液晶表示素子１３
は第１図に示される如く、３ｎ個の信号側電極ラインを
存している。すなわち各走査側電極ラインともＲ，Ｇ、
Ｂの絵素を各ｎ個ずつ有しており、これに応じて前述の
第１、第２、第３の各直／並列変換回路７．８．９は、
それぞれｎ段のシフトレジスタとして構成されている。

またａ１〜ａｌ１１ｂ１〜ｂｎ、、０１〜Ｃ１１は、そ
れぞれ第１、第２、第３の各直／並列変換回路７．８．
９の各第１〜第ｎ段目の内容に対応しているものであり
、ラインメモリ１０は第１図に示されるように、第１、
第２、第３の各直／並列変換回路７．８．９の各段の内
容ａ　１〜ａ　ＩＩ　％　ｂ　ｌ””　ｂ　ｎ、ｃｌ”
−＋ｃ、を、ａｌ　、ｂＩ％　Ｃ１１，ａｚ　、ｂｚ、
Ｃ２’−’−’−’−’−”ａ　ｙｌ　％　ｂ　ｎ　、
Ｃ、、ノ配列順テラソチするように構成されている。

なお以下の説明においては、１つの表示単位を構成する
Ｒ、Ｇ、Ｂの絵素の組み合わせ（たとえばＲ１いＧ１い
Ｂ、の１組）を画素と称することにする。従って本実施
例では、各走査側ラインはｎ個の画素を有していること
になる。

一方、第２図は、前述のコントロール・プロソり４およ
びプログラマブル・パラレル／パラレル変換回路６の一
部を示す回路図であり、基準信号発生回路２０から出力
される表示信号処理用の基準クロック信号は、画素カウ
ンタ２１に入力される。

該画素カウンタ２１は、ｎ進カウンタ（ｎは前述の各走
査側ラインの画素数）として構成されているもので、こ
こからの桁上げ信号（ラインカウント信号）は、さらに
ラインカウンタ２２に入力される。

なお該ラインカウンタ２２は、イニシャル値を１とする
ｍ進カウンタ（ただしｍは液晶表示素子１３の走査側ラ
イン数）として構成されている。

すなわちラインカウンタ２２の計数内容は、現時点で各
急用表示メモリ１．２．３から供給されている各色表示
信号Ｒｏ　、Ｇｏ　、Ｂｏが、液晶表示素子１３のいず
れの走査側電極ラインに関与しているものであるかを判
定する上で必要なデータとなる。

７　　　　　　一方、タイミング制御信号形成回路３０
は、基準信号発生回路２０からの表示信号処理用基準ク
ロック信号や画素カウンタ２１からの桁上げ信号を受け
て、前述のシフトタイミング制？’［Ｉｌ信号ｓｉ、ラ
ッチタイミング制御信号Ｌａや信号側駆動回路制御信号
ｓｄ等を形成して出力する。なおシフトタイミング制御
信号ｓｉは、表示信号処理用基準クロック信号と同じ周
波数でタイミングの異なる信号であり、またラッチタイ
ミング制御信号Ｌａは、画素カウンタ２１からの桁上げ
信号と同じ周波数でタイミングの異なる信号である。

同様に走査側制御信号形成回路３１は、ラインカウンタ
２２からの出力に基づいて、前述の走査タイミング制御
信号ｓｃを形成して出力する。

画素カウンタ２１とラインカウンタ２２の出力は、アド
レスバッファレジスタ５にも入力され、ここで各急用表
示メモリー、２．３のアドレスを指定するためのアドレ
ス指定用データが形成される。

なお以下の説明においては各急用表示メモリー、２．３
のうち、アドレスバッファレジスタ５によ瑣って指定されているアドレスを単に指定アドレス　　　
　　　１と称するものとする。

内容判別回路３２は、ラインカウンタ２２の計数内容が
３Ｎ、３Ｎ＋１．３Ｎ＋２のいずれであるかを判別する
ためのデコーダとしての機能を果たしているもので、ラ
インカウンタ２２の計数内容が、３Ｎ、３Ｎ＋１．３Ｎ
＋２のいずれであるかに応じて、それぞれ出力側３２ａ
、３２ｂ、３２ｃのうちのいずれか１つが論理的にＨレ
ベルとなるように構成されている。すなわち内容判別回
路３２の各出力側３２ａ、３２ｂ、３２ｃの状態によれ
ば、各色表示用メモリ１．２．３の指定アドレス内から
出力されている各色表示信号Ｒｏ　、Ｇｏ　、Ｂｏが、
液晶表示素子１３の３Ｎ番目、３Ｎ＋１番目、３Ｎ＋２
番目の走査側電極ラインのうちのいずれに関与している
かが判定できることになる。

なお各色表示用メモリ１．２．３からの各色表示信号Ｒ
ｏ　ＳＧｏ　、、Ｂｏは、それぞれ一般的には２〜４ビ
ット程度より成るが、第２図におけるプログラマブル・
パラレル／パラレル変換回路６については、上記各色表
示信号のうちの１ビツトのみに関与する部分が代表的に
示されている。またＯＲ回路５０．５１．５２の各出力
側は、それぞれ前述のプログラマブル・パラレル／パラ
レル変換回路６のＡ、Ｂ、Ｃの各出力側に対応している
ものである。

次に本実施例のカラー液晶表示装置の動作について説明
する。ただし第１図および第２図の回路は、正論理で動
作するものであり、単にＨあるいはＬと記載されている
場合には、それぞれ論理的にＨレベルあるいはＬレベル
にあることを示すものとする。

まず各色表示メモリ１．２．３にデジタル信号より成る
各色表示信号を書き込む場合には、各入力端子Ｒｉ　Ｓ
Ｇｉ　、、Ｂｉより供給されてくるＲｌＧ、Ｂの各色表
示信号入力を、コントロール・ブロック４からの書き込
み制御信号に同期して、各色表示メモリ１．２．３の指
定アドレス内に書き込んでいく。この場合、画素カウン
タ２１およびラインカウンタ２２は最初にリセットされ
た後、基準信号発生回路２０からの表示信号処理用基準
クロック信号を受けてカウントアンプされていく　（す
なわちアドレスバッファレジスタ５の内容は、表示信号
処理用基準クロック信号によって順次カウントアツプさ
れていく）ために、結局、各色表示メモリ１．２．３内
には、１フイールドあるいは１フレームの画像を構成す
る各色表示信号が、先頭アドレスより順次書き込まれて
いくことになる。

次に表示駆動時においては、各色表示メモリ１．２．３
からは各色表示信号Ｒｏ　、Ｇｏ　、、Ｂｏの読み出し
が行なわれるが、この場合についても、コントロール・
ブロック４からの読み出し制御信号に同期して、各色表
示メモリ１．２．３の指定アドレス内から各色表示信号
Ｒｏ　、、Ｇｏ　％　Ｂｏが読み出されていく。すなわ
ち、この場合にもアドレスバッファレジスタ５の内容は
、表示信号処理用基準クロック信号によって順次カウン
トアンプされていくために、各色表示メモリ１．２．３
内からは１フイールドあるいは１フレームの画像を構成
する各色表示信号が、先頭アドレスより順次読み出され
てい（ことになる。

なお上記のコントロール・ブロック４からの書き込み制
御信号や読み出し制御信号は、表示信号処理用基準クロ
ック信号と同じ周波数でタイミングが異なる信号である
。

ところで本実施例においては、各色用表示メモリ１．２
．３から読み出された各色表示信号ＲＯ１Ｇｏ　、Ｂｏ
は、これらの信号自身が液晶表示素子１３の各走査側ラ
インのうち、いずれに対応しているものであるかに応じ
て（すなわちラインカウンタ２２の内容に応じて）、プ
ログラマブル・パラレル／パラレル変換回路６以下にお
いて異なる処理を受けるように構成されている。次に、
この点についての説明を行なう。

まず最初にラインカウンタ２２の計数値が３Ｎ＋１であ
る場合には、内容判別回路３２の３つの出力側のうち、
３２ｂのみがＨとなっている。この結果、プログラマブ
ル・パラレル／パラレル変換回路６のＡＮＤ回路４１〜
４９のうち、４１．４４．４７がＯＮ状態となり、従・
てＯＲ回路５０の出力側（Ａ）から　　　　　　１は色
表示信号Ｒｏが、ＯＲ回路５１の出力側（Ｂ）からはＧ
Ｏが、またＯＲ回路５２の出力側（Ｃ）からはＢｏが、
それぞれ出力される状態となる。

すなわち、この状態では第１、第２、第３の各直／並列
変換回路７．８．９には、それぞれ各色表示信号Ｒｏ　
、Ｇｏ　、Ｂｏがシリアルに人力されることになる。こ
こで画素カウンタ２１から次の桁上げ信号が出力される
タイミングとなると、第１、第２、第３の直／並列変換
回路７．８．９には、°それぞれ各色表示信号Ｒｏ　、
Ｇｏ　、Ｂｏが各ｎ個ずつ入力された状態となっている
が、そこで画素カウンタ２１がら送られてくる次の桁上
げ信号に同期してコントロール・ブロック４から与えら
れるラッチタイミング制御信号Ｌａに応じて、第１、第
２、第３の各直／並列変換回路７．８．９の出力信号は
ラインメモリ１０にう・ノチされることになる。ところ
で本実施例の構成においては、ラインメモリ１０は前述
のように、第１、第２、第３の各直／並列変換回路７．
８．９の各段の内容ａ、〜ａｙ、ｂ、〜ｂｇ、Ｃ−〜Ｇ
、％を、ａ、、ｂｌ、ＣＩ　、ａ　Ｚ　、ｂＺ　、ｃｚ
　’−”−−−−−−−−−’−−−−−−’ａＢ　、
１）ｎ％ｃ７の配列順でラッチするように構成されてい
る。

従ってラインメモリ１０には図示左側よりＲＯｌＧｏ　
、Ｂｏ　、Ｒｏ　、　Ｇｏ　、　Ｂｏ　−−−−−−一
の順に各色表示信号がランチされることになるが、液晶
表示素子１３の３Ｎ＋１番目の走査側ライン（たとえば
ｘｌやＸ４）におけるカラーフィルターの配列順も、図
示の如（左側よりＲ，Ｇ、Ｂ、Ｒ，Ｇ、Ｂ−・・・・−
−−−−−−−一−−の順であるために、結局、ライン
メモリ１０内の各色表示信号の配列順は、３Ｎ＋１番目
の走査側ラインのカラーフィルターの配列順に対して適
合したものとなっている。

また信号側駆動回路１１は、ラインメモリ１０の出力信
号に応じた輝度駆動信号を各信号側電極ラインに供給す
る。

一方、前述の画素カウンタ２１からの次の桁上げ信号に
よって、ラインカウンタ２２の内容は歩進して３Ｎ＋２
となり、従って内容判別回路３２の３つの出力側のうち
、３２ｃのみがＨである状態に変化している。

この結果、今度はプログラマブル・パラレル／パラレル
変換回路６のＡＮＤ回路４１〜４９のうち、４２．４５
．４８がＯＮ状態となり、従って出力側Ａからは色表示
信号ＧＯが、出力側ＢからはＢＯが、また出力側Ｃから
はＲｏが、それぞれ出力される状態となる。

すなわら、この状態では第１、第２、第３の各直／並列
変換回路７．８．９には、それぞれ各色表示信号Ｇｏ　
、Ｂｏ　、Ｒｏがシリアルに入力されることになる。そ
して今度は画素カウンタ２１から次の桁上げ信号が出力
されるタイミングとなると、第１、第２、第３の直／並
列変換回路７．８．９には、それぞれ各色表示信号Ｇｏ
　％　Ｂｏ　、Ｒｏが各ｎ個ずつ入力された状態となっ
ているが、そこで画素カウンタ２１からの桁上げ信号に
同期してコントロール・ブロック４からラッチタイミン
グ制御信号Ｌａが与えられると、第１、第２、第３の直
／並列変換回路７．８．９の出力信号はラインメモリ１
０にラッチされることになる。従ってラインメモリ１０
には、今度は図示左側よりＧｏ　、　Ｂｏ　％Ｒｏ　、
　Ｇｏ　、　Ｂｏ　、　Ｒｏ　−−−−−−−−−−−
−の順に各色表示信号がラッチされることになるが、液
晶表示素子１３の３Ｎ＋２番目の走査側ライン（たとえ
ばＸｚやｘｓ）におけるカラーフィルターの配列順も、
図示の如く左側よりＧ、Ｂ、Ｒ，Ｇ、Ｂ、Ｒ−・−・−
−−一−−−−の順であるために、結局、ラインメモリ
１０内の各色表示信号の配列順は、３Ｎ＋２番目の走査
側ラインのカラーフィルターの配列順に対して適合した
ものとなっている。

また信号側駆動回路１１については、前述と同様にライ
ンメモリ１０の出力信号に応じた輝度駆動信号を各信号
側電極ラインに供給する。

さらに前述の画素カウンタ２１からの次の桁上げ信号に
よって、ラインカウンタ２２の内容は歩進して３Ｎ＋３
　　（すなわち３Ｎ）となり、従って内容判別回路３２
の３つの出力側のうち、３２ａのみがＨである状態に変
化している。

この結果、今度はプログラマブル・パラレル／パラレル
変換回路６のＡＮＤ回路４１〜４９のうち、４３．４６
．４９がＯＮ状態となり、従って出力側Ａか８．よりヨ
オイ＊”Ｔ　Ｂ　Ｏｆ＜、８カイ、Ｂカ、いよＲｏ；６
＜、　　　　！また出力側ＣからはＧｏが、それぞれ出
力される状態となる。

すなわち、この状態では第１、第２、第３の各直／並列
変換回路７．８．９には、それぞれ各色表示信号Ｂｏ　
、Ｒｏ　、Ｇｏがシリアルに入力されることになる。そ
して今度は画素カウンタ２１から次の桁上げ信号が出力
されるタイミングとなると、第１、第２、第３の直／並
列変換回路７．８．９には、それぞれ各色表示信号Ｂｏ
　、Ｒｏ　、Ｇｏが各ｎ個ずつ入力された状態となって
いるが、そこで画素カウンタ２１からの桁上げ信号に同
期してコントロニル・フ′ロック４からラッチタイミン
グ制御信号Ｌａが与えられると、第１、第２、第３の直
／並列変換回路７．８．９の出力信号はラインメモリ１
０にラッチされることになる。従って今度はラインメモ
リ１０には、今度は図示左側よりＢＯｌＲｏ、Ｇｏ、Ｂ
ｏ、Ｒｏ、Ｇｏ・・−・−・−・・・・・−・−・の順
に各色表示信号がう・ノチされることになるが、液晶表
示素子１３の３Ｎ番目の走査側ライン（たとえばＸ３）
におけるカラーフィルターの配列順も、図示の如く左側
よりＢ、Ｒ，Ｇ、Ｂ、Ｒ，Ｇ−・−−−−−一−−−・
−・−・・−の順であるために、結局、ラインメモ１月
０内の各色表示信号の配列順は、３’Ｎ番目の走査側ラ
インのカラーフィルターの配列順に対して適合したもの
となっている。

また前述の画素カウンタ２１からの次の桁上げ信号によ
って、ラインカウンタ２２の内容は歩進して再び３Ｎ＋
１となっているわけである。

〔発明の効果〕

以上のように本発明によれば、各原色の混合性に優れた
タイプのカラー液晶表示素子を用いた液晶表示装置にお
いて、比較的少ない消費電力で動作し、かつ信頼性にも
優れた表示信号処理回路が実現されることになる。

すなわち本発明においては、各色用表示メモリからのＲ
，、Ｇ、Ｂの各色表示信号については、各走査側ライン
に対応する華位ごとに、第１、第２、第３の各直／並列
変換回路にて、それぞれ互いに独立して直／並列変換さ
れるように構成するとともに、前記各色用表示メモリか
らのＲ，Ｇ、Ｂの各色表示信号を、前記第１、第２、第
３の直／並列変換回路のうちのいずれに供給するかを切
り換え制御する制御手段を設けているために、これらの
各直／並列変換回路については、比較的低速で各色表示
信号を呼び込むことができ、それに応じて回路動作上の
信頼性を向上させることができるとともに、消費電力も
小さくなる。

しかも、これに伴って前記第１、第２、第３の直／並列
変換回路からの出力信号については、常に所定の配列順
でラインメモリ内にラッチすれば、そのまま各走査側ラ
インのカラーフィルターの配列に適合した状態となるた
めに、各原色の混合性に優れたタイプのカラー液晶表示
素子を用いた液晶表示装置においても、表示信号の処理
回路の構成自体は比較的簡単なものとなる。

これに対して、たとえば第１図においてＲ用、Ｇ用、Ｂ
用の各色層表示メモリ１．２．３と第１、第２、第３の
直／並列変換回路７．８．９との間に、プログラマブル
・パラレル／パラレル変換回路６を介在させることな（
、第１、第２、第３の直／並列変換回路７．８．９に、
それぞれ常に各色表示信号Ｒｏ　、Ｇｏ　、Ｂｏが入“
力されるような構成とした場合には、第１、第２、第３
の直／並列変換回路７．８．９から合計３ｎ個の出力信
号をラインメモリ１０へ供給する際に、これらの各色表
示信号がいずれの走査側ラインに対応しているかに従っ
て（すなわち走査ラインごとに）、これらの３ｎ個もの
出力信号の配列順を切り換え制’＜ＩＩＩすることが必
要となり、回路構成が著しく複雑なものとなることは明
らかである。

なお本発明は、いわゆるパッシブ型、アクティブ型、お
よび非線型素子（ダイオード、ＭＩＳ、ＭＩＭ、バリス
タ）型のいずれのタイプのマトリクス型カラー液晶表示
素子についても、線順次駆動方式であれば適用可能であ
ることは明らかである。

またカラー液晶表示素子については、必ずしも第４図と
同じようなカラーフィルターの配列のものである必要は
なく、各原色間の混合が行なわれおいよう０．：２．い
（＝’Ｃｆｉ＋Ｉいゆ□イカ、イ、７゜、　　　　！Ｇ
、Ｂのカラーフィルターの配置が互いに異なる部分があ
るように構成されたものであればよい。

【図面の簡単な説明】

第１図は、本発明の１実施例によるカラー液晶表示装置
の構成を示すブロック線図で、第２図は、その要部を示
す回路図。第３図は、従来のカラー液晶表示素子におけ
るカラーフィルターの配列の一例を示す平面図で、第４
図は、その改良例を示す平面図。１・−・・・−Ｒ用メモリ、２−−−−−・・Ｇ用メモ
リ、３−・−・Ｂ用メモリ、４−・・・・−コントロー
ル・ブロック、５−−−−−−−アドレスハソファレジ
スタ、６−−−−−−−プログラマブル・パラレル／パ
ラレル１ｔａｏｉ、７−・−第１の直／並列変換回路、
８−・・−第２の直／並列変換回路、９・・・−・−第
３の直／並列変換回路、１０・・−一−−−ラインメモ
リ、１１−・−信号側駆動回路、１３・・・・−？夜晶
表示素子、２０−・−・・−基卓信号発生回路、２１・
・−・一画素カウンタ、２２−　・・−ラインカウンタ
、３２−・−・内容判別回路、Ｒｏ　、　Ｃｒｏ　、Ｂｏ・−・−・・・各色表示信号
。第３図喝第４図

Claims

【特許請求の範囲】

（１）互いに近接した走査側ラインで、Ｒ（赤）、Ｇ（
緑）、Ｂ（青）のカラーフィルターの配置が互いに異な
るように構成されたカラー液晶表示素子と、Ｒ、Ｇ、Ｂ
の各色表示信号を記憶するように構成された表示メモリ
と、該表示メモリからそれぞれシリアルに読み出されて
くるＲ、Ｇ、Ｂの各色表示信号を、それぞれパラレルな
信号に変換するための第１、第２、第３の直／並列変換
回路と、前記表示メモリから出力されてくるＲ、Ｇ、Ｂ
の各色表示信号を、該各色表示信号がいずれの走査側ラ
インに対応しているかに従って、それぞれ前記第１、第
２、第３の直／並列変換回路のいずれに供給するかを選
択的に切り換え制御する制御手段と、該第１、第２、第
３の直／並列変換回路からの出力信号を所定の配列順で
ラッチするラインメモリと、該ラインメモリからの出力
に応じた駆動信号を出力する信号側駆動回路とを有する
ことを特徴とするカラー液晶表示装置。
（２）制御手段は、表示信号処理用基準クロック信号に
基づいて計数動作を行なうように構成されたラインカウ
ンタの内容に応じて、表示メモリからの各色表示信号を
いずれの直／並列変換回路に供給するかを切り換え制御
するように構成されていることを特徴とする特許請求の
範囲第１項記載のカラー液晶表示装置。