JPS617886A - カラ−液晶テレビ - Google Patents
カラ−液晶テレビInfo
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- JPS617886A JPS617886A JP12754384A JP12754384A JPS617886A JP S617886 A JPS617886 A JP S617886A JP 12754384 A JP12754384 A JP 12754384A JP 12754384 A JP12754384 A JP 12754384A JP S617886 A JPS617886 A JP S617886A
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- signal
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- Liquid Crystal Display Device Control (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィ
ルターを備えたカラー液晶表示装置により、テレビ画像
の表示を行なうように構成されたカラー液晶テレビに関
するものであり、さらに具体的には、テレビ信号受信部
からのカラーテレビ信号より液晶表示装置駆動用の信号
を形成するための表示信号処理回路に関する。
ルターを備えたカラー液晶表示装置により、テレビ画像
の表示を行なうように構成されたカラー液晶テレビに関
するものであり、さらに具体的には、テレビ信号受信部
からのカラーテレビ信号より液晶表示装置駆動用の信号
を形成するための表示信号処理回路に関する。
近年においては、電子回路技術および電子光学的表示技
術の発展に伴って、カラー液晶表示装置によってテレビ
画像の表示を行なうように構成された携帯型テレビも実
現されようとしている。
術の発展に伴って、カラー液晶表示装置によってテレビ
画像の表示を行なうように構成された携帯型テレビも実
現されようとしている。
上記のカラー液晶テレビ用表示装置としては、アクティ
ブ型、パッシブ型、あるいは前記両者の中間的な性格を
有する型のもの（いわゆるＭＩＭあるいはＭＩＳ等の非
線型素子を各絵素部に配置したもの）など各種のものが
あるが、いずれにしても各絵素部に対応してＲ，Ｇ、Ｈ
のカラーフィルターを配列させた＋ｉ造となっている。
ブ型、パッシブ型、あるいは前記両者の中間的な性格を
有する型のもの（いわゆるＭＩＭあるいはＭＩＳ等の非
線型素子を各絵素部に配置したもの）など各種のものが
あるが、いずれにしても各絵素部に対応してＲ，Ｇ、Ｈ
のカラーフィルターを配列させた＋ｉ造となっている。
第３図は、従来のカラー液晶表示装置におけるカラーフ
ィルターの配列の一例を示す平面図であり、このタイプ
のものは各走査側ライン（各行）のいずれの絵素につい
ても、左端側よりＲ，Ｇ、Ｂの順にカラーフィルターが
配列されている。
ィルターの配列の一例を示す平面図であり、このタイプ
のものは各走査側ライン（各行）のいずれの絵素につい
ても、左端側よりＲ，Ｇ、Ｂの順にカラーフィルターが
配列されている。
すなわち、このタイプにおいては各信号側ライン（各列
）の絵素は、全て同一色のカラーフィルターを有するも
のとなり、たとえば１番目の信号側ラインｙ、ばＲ列、
２番目の信号側ラインｙ２はＧ列、３番目の信号側ライ
ンｙ３はＢ列というように、縦方向に同一色が並んで、
いわゆるカラーストライプが構成されることにな＋。
）の絵素は、全て同一色のカラーフィルターを有するも
のとなり、たとえば１番目の信号側ラインｙ、ばＲ列、
２番目の信号側ラインｙ２はＧ列、３番目の信号側ライ
ンｙ３はＢ列というように、縦方向に同一色が並んで、
いわゆるカラーストライプが構成されることにな＋。
しかし上記のような構成の表示装置は、近接した位置か
ら観察したときに縦縞模様が見えやすい等、十分な混色
が行なわれに（いという欠点がある。
ら観察したときに縦縞模様が見えやすい等、十分な混色
が行なわれに（いという欠点がある。
そこで、このような欠点を解消するカラーフィルターの
配列構造として、第４図に示されるように、３Ｎ番目の
走査側ライン、３Ｎ＋１番目の走査側ライン、３Ｎ＋２
番目の走査側ライン（但しＮは零または正の整数）で、
それぞれ同一の信号側ライン上のＲ（赤）、Ｇ（緑）、
Ｂ（青）のカラーフィルターの配列が互いに異なるよう
に構成されたものも既に提案されている。
配列構造として、第４図に示されるように、３Ｎ番目の
走査側ライン、３Ｎ＋１番目の走査側ライン、３Ｎ＋２
番目の走査側ライン（但しＮは零または正の整数）で、
それぞれ同一の信号側ライン上のＲ（赤）、Ｇ（緑）、
Ｂ（青）のカラーフィルターの配列が互いに異なるよう
に構成されたものも既に提案されている。
このように互いに近接し起走査側ラインでＲｌＧ、Ｂの
カラーフィルターの配置が互いに異なるように構成され
たカラー液晶表示装置は、各原色の混合性という点では
前述の第３図に示されるタイプのものよりも優れている
ことは明らかであるが、第４図に示されるような配列の
カラーフィルターを有する液晶表示装置によって、テレ
ビ画像の表示を行なおうとする場合に、特に好適な表示
信号の処理回路は、まだ実現されていないのが実情であ
る。
カラーフィルターの配置が互いに異なるように構成され
たカラー液晶表示装置は、各原色の混合性という点では
前述の第３図に示されるタイプのものよりも優れている
ことは明らかであるが、第４図に示されるような配列の
カラーフィルターを有する液晶表示装置によって、テレ
ビ画像の表示を行なおうとする場合に、特に好適な表示
信号の処理回路は、まだ実現されていないのが実情であ
る。
本発明は、互いに近接した走査側ラインでＲ４、ＧＳＢ
のカラーフィルターの配置が互いに異なるように構成さ
れたカラー液晶表示装置によってテレビ画像の表示を行
なう場合に、テレビ信号受信部からのカラーテレビ信号
より液晶表示装置駆動用の信号を形成する上で必要とな
る表示信号処理回路を提供するものであり、本発明の目
的は、上記の表示信号処理回路の構成の簡素化、低消費
電力化、および信頬性の向上を図ることにある。
のカラーフィルターの配置が互いに異なるように構成さ
れたカラー液晶表示装置によってテレビ画像の表示を行
なう場合に、テレビ信号受信部からのカラーテレビ信号
より液晶表示装置駆動用の信号を形成する上で必要とな
る表示信号処理回路を提供するものであり、本発明の目
的は、上記の表示信号処理回路の構成の簡素化、低消費
電力化、および信頬性の向上を図ることにある。
第１図は、本発明の１実施例によるカラー液晶テレビの
構成を示すブロック線図で、第２図は、その要部を示す
回路図である。
構成を示すブロック線図で、第２図は、その要部を示す
回路図である。
第１図において、２はテレビ信号受信用のアンテナ、３
は高周波増幅器、混合器および局部発振器等より成るチ
ューナ一部、４は中間周波増幅器、５は映像検波・増幅
器であり、以上により周知のテレビ信号受信部１が構成
されている。
は高周波増幅器、混合器および局部発振器等より成るチ
ューナ一部、４は中間周波増幅器、５は映像検波・増幅
器であり、以上により周知のテレビ信号受信部１が構成
されている。
テレビ信号受信部１から送られてくるアナログカラーテ
レビ信号（カラー映像信号）Ｖａは、映像増幅器６およ
び同期分離回路９に入力されるとともに、バンドパスフ
ィルター（ＢＰＦ）’７を介して色信号処理回路８に入
力される。これらの映像増幅器６、ＢＰＦ’７、色信号
処理回路８および同期分離回路９等についても周知であ
るために、その詳しい説明は省略するが、映像増幅器６
は輝度信号Ｙを増幅して出力し、同期分離回路９は水平
、垂直の各同′Ｍ信号を分離して出力する。また色信号
処理回路８は、周知のＲ７ｙＸａ−ｙ、Ｂ−Ｙの各色差
信号を形成し増幅して出力する。
レビ信号（カラー映像信号）Ｖａは、映像増幅器６およ
び同期分離回路９に入力されるとともに、バンドパスフ
ィルター（ＢＰＦ）’７を介して色信号処理回路８に入
力される。これらの映像増幅器６、ＢＰＦ’７、色信号
処理回路８および同期分離回路９等についても周知であ
るために、その詳しい説明は省略するが、映像増幅器６
は輝度信号Ｙを増幅して出力し、同期分離回路９は水平
、垂直の各同′Ｍ信号を分離して出力する。また色信号
処理回路８は、周知のＲ７ｙＸａ−ｙ、Ｂ−Ｙの各色差
信号を形成し増幅して出力する。
Ｒ出力回路１０、Ｇ出力回路１１、Ｂ出力回路１２は、
映像増幅器６からの輝度信号Ｙと、色信号処理回路８か
らのＲ−Ｙ、、Ｇ−’ＹＸＢ−Ｙの各色差信号とに基づ
いて、それぞれＲ，、Ｇ、Ｂの各アナログ色信号Ｒａ％
Ｇａ 、Ｂａを形成して出力する。
映像増幅器６からの輝度信号Ｙと、色信号処理回路８か
らのＲ−Ｙ、、Ｇ−’ＹＸＢ−Ｙの各色差信号とに基づ
いて、それぞれＲ，、Ｇ、Ｂの各アナログ色信号Ｒａ％
Ｇａ 、Ｂａを形成して出力する。
一方、コントｌコール・ブロック１３は、同期分離回路
９からの各同期信号を受レノで、表示信号の処埋土にお
いて必要な各制御信号や、表示駆動上において必要な各
タイミング制御信号等を形成して出力する。
９からの各同期信号を受レノで、表示信号の処埋土にお
いて必要な各制御信号や、表示駆動上において必要な各
タイミング制御信号等を形成して出力する。
またＲ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回路１４．１５．
１６は、コントロール・ブロック１３からのサンプリン
グタイミング制御信号ｓａに従って、Ｒ出力回路１０、
Ｇ出力回路１１、Ｂ出力回路１２からの各アナログ色信
号Ｒａ 、Ｇａ 、Ｂａを、それぞれデジタル色信号Ｒ
ｄ 、、Ｇｄ 、Ｂｄに変換して、プログラマブル・パ
ラレル／パラレル変換回路１７に供給する。
１６は、コントロール・ブロック１３からのサンプリン
グタイミング制御信号ｓａに従って、Ｒ出力回路１０、
Ｇ出力回路１１、Ｂ出力回路１２からの各アナログ色信
号Ｒａ 、Ｇａ 、Ｂａを、それぞれデジタル色信号Ｒ
ｄ 、、Ｇｄ 、Ｂｄに変換して、プログラマブル・パ
ラレル／パラレル変換回路１７に供給する。
プログラマブル・パラレル／パラレル変換回路１７の各
出力側Ａ、Ｂ、Ｃからの出力信号は、コントロール・ブ
ロック１３からのソフトタイミング制御信号ｓｉ （そ
の周期はサンプリングタイミング制御信号Ｓａの周期と
同し）に従って、それぞれシフトレジスタより成る第・
１、第２、第３の直／並列変換回路１８．１９．２０に
人力される。なおプログラマブル・パラレル／パラレル
変換回路１７は、コントロール・ブロック１３からの制
御信号に従って、Ｒ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回路
Ｉ４．１５．１６からのデジタル色信号Ｒｄ 、Ｇｄ
、Ｂｄを、それぞれ前記第１、第２、第３の直／並列変
換回路１８．１９．２０のいずれに供給するかを選択的
に切り換え制御するための制御手段として設けられたも
のである。
出力側Ａ、Ｂ、Ｃからの出力信号は、コントロール・ブ
ロック１３からのソフトタイミング制御信号ｓｉ （そ
の周期はサンプリングタイミング制御信号Ｓａの周期と
同し）に従って、それぞれシフトレジスタより成る第・
１、第２、第３の直／並列変換回路１８．１９．２０に
人力される。なおプログラマブル・パラレル／パラレル
変換回路１７は、コントロール・ブロック１３からの制
御信号に従って、Ｒ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回路
Ｉ４．１５．１６からのデジタル色信号Ｒｄ 、Ｇｄ
、Ｂｄを、それぞれ前記第１、第２、第３の直／並列変
換回路１８．１９．２０のいずれに供給するかを選択的
に切り換え制御するための制御手段として設けられたも
のである。
第１、第２、第３の直／並列変換回路１８．１９．２０
の出力信号は、コントロール・ブロック１３からのラッ
チタイミング制御信号Ｌａに従って、ラインメモリ２１
にラッチされる。
の出力信号は、コントロール・ブロック１３からのラッ
チタイミング制御信号Ｌａに従って、ラインメモリ２１
にラッチされる。
信号側駆動回路２２は、ラインメモリ２１からの出力信
号に基づいて、Ｒ，Ｇ、Ｂの各表示輝度に応した駆動信
号を、カラー液晶表示装置２４の各信号側電極に供給す
る。
号に基づいて、Ｒ，Ｇ、Ｂの各表示輝度に応した駆動信
号を、カラー液晶表示装置２４の各信号側電極に供給す
る。
また走査側駆動回路２３は、コントロール・ブロック１
３からの走査タイミング制御信号ｓｃを受けて、液晶表
示装置２４の走査側電極に走査信号を供給する。
３からの走査タイミング制御信号ｓｃを受けて、液晶表
示装置２４の走査側電極に走査信号を供給する。
なお上記の液晶表示装置２４は、前述の第４図に示され
るものと同様なカラーフィルターの配列を有するＸ−Ｙ
マトリクス型液晶表示装置であり、該液晶表示装置２４
は第１図に示される如く、３０個の信号側電極ラインを
有している。すなわち各走査側電極ラインともＲ，Ｇ、
Ｂの絵素を各ｎ個ずつ有しており、これに応して前述の
第１、第２、第３の各直／並列変換回路１８．１９．２
０は、それぞれｎ段のシフトレジスタとして構成されて
いる。
るものと同様なカラーフィルターの配列を有するＸ−Ｙ
マトリクス型液晶表示装置であり、該液晶表示装置２４
は第１図に示される如く、３０個の信号側電極ラインを
有している。すなわち各走査側電極ラインともＲ，Ｇ、
Ｂの絵素を各ｎ個ずつ有しており、これに応して前述の
第１、第２、第３の各直／並列変換回路１８．１９．２
０は、それぞれｎ段のシフトレジスタとして構成されて
いる。
またａ Ｉ−ａ ｎ −、ｂ １〜ｂ ｎ、、 Ｃ１〜
Ｃ１１は、それぞれ第１、第２、第３の各直／並列変換
回路１８．１９．２０の各第１−・第ｎ段目の内容に対
応しているものであり、ラインメモリ２１は第１図に示
されるように、第１、第２、第３の各直／並列変換回路
１８．１９．２０の各段の内容ａ、〜ａｎ、ｂ１〜ｂ、
、、ＣＩ〜Ｃｒｌを、ａｌ 、ｂＩ、Ｃ１、ａ２ 、ｂ
ｔ、Ｃ２’−−””−’−−−−”−’ａ ＩＩ 、ｂ
ｎ −、Ｃｎの配列順でラッチするように構成されてい
る。
Ｃ１１は、それぞれ第１、第２、第３の各直／並列変換
回路１８．１９．２０の各第１−・第ｎ段目の内容に対
応しているものであり、ラインメモリ２１は第１図に示
されるように、第１、第２、第３の各直／並列変換回路
１８．１９．２０の各段の内容ａ、〜ａｎ、ｂ１〜ｂ、
、、ＣＩ〜Ｃｒｌを、ａｌ 、ｂＩ、Ｃ１、ａ２ 、ｂ
ｔ、Ｃ２’−−””−’−−−−”−’ａ ＩＩ 、ｂ
ｎ −、Ｃｎの配列順でラッチするように構成されてい
る。
一方、第２Ｍは、前述のコントロール・ブロック１３お
よびプログラマブル・パラレル／パラレル変換回路１７
の一部を示す回路図であり、水平同期信号カウンター３
１は、同期分離回路９からの水平同期信号を副数すると
ともに、垂直同期信号によってリセットされるように構
成されている。ずなわ・ち水平同期信号カウンター３１
の計数内容は、現時点でテレビ信号受信部１から供給さ
れているカラーテレビ信号Ｖａが液晶表示装置２４のい
ずれの走査側電極ラインに関与しているものであるかを
判定する上で必要なデータとなる。
よびプログラマブル・パラレル／パラレル変換回路１７
の一部を示す回路図であり、水平同期信号カウンター３
１は、同期分離回路９からの水平同期信号を副数すると
ともに、垂直同期信号によってリセットされるように構
成されている。ずなわ・ち水平同期信号カウンター３１
の計数内容は、現時点でテレビ信号受信部１から供給さ
れているカラーテレビ信号Ｖａが液晶表示装置２４のい
ずれの走査側電極ラインに関与しているものであるかを
判定する上で必要なデータとなる。
内容判別回路３２は、水平同期信号カウンター３１の計
数内容が３Ｎ、３Ｎ＋１．３Ｎ＋２のいずれであるかを
判別するデコーダとしての機能を果たしているもので、
水平同期信号カウンター３１の計数内容が、３Ｎ、３Ｎ
＋１．３Ｎ＋２のいずれであるかに応して、それぞれ出
力側３２ａ、３２ｂ、３２Ｃのうちのいずれか１つが論
理的にＨレベルとなるように構成されている。すなわち
内容判別回路３２の各出力側３２ａ、３２ｂ、３２ｃの
状態によれば、各Ａ／Ｄ変換回路１４．１５．１６から
出力されている各デジタル色信号Ｒｄ 、 Ｇｄ 、
Ｂｃｌが、液晶表示装置２４の３Ｎ番目、３Ｎ＋１番目
、３Ｎ＋２番目の走査側電極ラインのうちのいずれに関
与しているかが判定できるごとになる。
数内容が３Ｎ、３Ｎ＋１．３Ｎ＋２のいずれであるかを
判別するデコーダとしての機能を果たしているもので、
水平同期信号カウンター３１の計数内容が、３Ｎ、３Ｎ
＋１．３Ｎ＋２のいずれであるかに応して、それぞれ出
力側３２ａ、３２ｂ、３２Ｃのうちのいずれか１つが論
理的にＨレベルとなるように構成されている。すなわち
内容判別回路３２の各出力側３２ａ、３２ｂ、３２ｃの
状態によれば、各Ａ／Ｄ変換回路１４．１５．１６から
出力されている各デジタル色信号Ｒｄ 、 Ｇｄ 、
Ｂｃｌが、液晶表示装置２４の３Ｎ番目、３Ｎ＋１番目
、３Ｎ＋２番目の走査側電極ラインのうちのいずれに関
与しているかが判定できるごとになる。
なお各Ａ／Ｄ変換回路１４．１５．１６からのデジタル
色信号Ｒｄ 、Ｇｄ 、Ｂｄは、それぞれ一般的には２
〜４ビット程度より成るが、第２図におけるプログラマ
ブル・パラレル／パラレル変換回路エフについては、上
記各デジタル色信号のうちの１ピントのみに関与する部
分が代表的に示されている。
色信号Ｒｄ 、Ｇｄ 、Ｂｄは、それぞれ一般的には２
〜４ビット程度より成るが、第２図におけるプログラマ
ブル・パラレル／パラレル変換回路エフについては、上
記各デジタル色信号のうちの１ピントのみに関与する部
分が代表的に示されている。
またＯＲ回路５０．５１．５２の各出力側は、それぞれ
前述のプログラマブル・パラレル／パラレル変換回路１
７のＡ、Ｂ、Ｃの各出力側に対応しているものである。
前述のプログラマブル・パラレル／パラレル変換回路１
７のＡ、Ｂ、Ｃの各出力側に対応しているものである。
次に本実施例のカラー液晶テレビの動作について説明す
る。但し第１図および第２図の回路は、正論理で動作す
るものであり、華にＨあるいはＬと記載されている場合
には、それぞれ論理的にＨレベルあるいはＬレベルにあ
ることを示す。
る。但し第１図および第２図の回路は、正論理で動作す
るものであり、華にＨあるいはＬと記載されている場合
には、それぞれ論理的にＨレベルあるいはＬレベルにあ
ることを示す。
まず最初に水平同期信号カウンター３１の計数値が３Ｎ
＋１である場合には、内容判別回路３２の３、 つの出
力側のうち、３２ｂのみがＨとなる。この結果、プログ
ラマブル・パラレル／パラレル変換回路１．７ｊＤ Ａ
Ｎ Ｄ 回路４１〜４９（７）うち、４１．４４．４
７がＯＮ状態となり、従ってＯＲ回路５ｏの出力側（Ａ
）からはデジタル色信号Ｒｄが ＯＲ回路５１の出力側
（Ｂ）からはＧｄが、またＯＲ回路５２の出力側（Ｃ）
からはＢｄが、それぞれ出力される状態となる。
＋１である場合には、内容判別回路３２の３、 つの出
力側のうち、３２ｂのみがＨとなる。この結果、プログ
ラマブル・パラレル／パラレル変換回路１．７ｊＤ Ａ
Ｎ Ｄ 回路４１〜４９（７）うち、４１．４４．４
７がＯＮ状態となり、従ってＯＲ回路５ｏの出力側（Ａ
）からはデジタル色信号Ｒｄが ＯＲ回路５１の出力側
（Ｂ）からはＧｄが、またＯＲ回路５２の出力側（Ｃ）
からはＢｄが、それぞれ出力される状態となる。
すなわち、この状態では第１、第２、第３の各直／並列
変換回路１８．１９．２ｏには、それぞれデジタル色信
号Ｒｄ ＳＧｄ ＳＢｄがシリアルに入力されることに
なる。ここで同期分離回路９がら次の水平同期信号が出
力されるタイミングとなると、第１、第２、第３の直／
並列変換回路１日、１９．２゜には、それぞれデジタル
色信号Ｒｄ 、 Ｇｄ 、 Ｂｄが各ｎ個ずつ入力され
た状態となっているが、そこで水平同期信号に同期して
コントロール・ブロック１３から与えられるラッチタイ
ミング制御信号Ｌａに応じて、第１、第２、第３の各直
／並列変換回路１８．１９．２０の出力信号はラインメ
モリ２１にラッチされることになる。ところで本実施例
の構成においては、ラインメモリ２１は前述のように、
第１、第２、第３の各直／並列変換回路１８．１９．２
０の各段の内容ａ１〜ａ、、、ｂｌ−ｂｎ、０１〜Ｃ１
１を、８１％ ｂｌ 、ＣＩ ％ ａＺ 、ｂＺ 、Ｃ
Ｚ””−−−−−’−”−−’ａ ＩＩ Ｓｂ Ｈ）
、Ｃ１１の配列順でラッチするように構成されている。
変換回路１８．１９．２ｏには、それぞれデジタル色信
号Ｒｄ ＳＧｄ ＳＢｄがシリアルに入力されることに
なる。ここで同期分離回路９がら次の水平同期信号が出
力されるタイミングとなると、第１、第２、第３の直／
並列変換回路１日、１９．２゜には、それぞれデジタル
色信号Ｒｄ 、 Ｇｄ 、 Ｂｄが各ｎ個ずつ入力され
た状態となっているが、そこで水平同期信号に同期して
コントロール・ブロック１３から与えられるラッチタイ
ミング制御信号Ｌａに応じて、第１、第２、第３の各直
／並列変換回路１８．１９．２０の出力信号はラインメ
モリ２１にラッチされることになる。ところで本実施例
の構成においては、ラインメモリ２１は前述のように、
第１、第２、第３の各直／並列変換回路１８．１９．２
０の各段の内容ａ１〜ａ、、、ｂｌ−ｂｎ、０１〜Ｃ１
１を、８１％ ｂｌ 、ＣＩ ％ ａＺ 、ｂＺ 、Ｃ
Ｚ””−−−−−’−”−−’ａ ＩＩ Ｓｂ Ｈ）
、Ｃ１１の配列順でラッチするように構成されている。
従ってラインメモリ２１には図示左側よりＲｄ、−Ｇｄ
、Ｂｄ、、Ｒｄ ＳＧｄ 、Ｂｄ −一−−−−−・
・・・・・の順にデジタル色信号がラッチされることに
なるが、液晶表示装置２４の３Ｎ＋１番目の走査側ライ
ン（たとえばｘｌやｘ、）におけるカラーフィルターの
配列順も、図示の如く左側よりＲ，Ｇ、Ｂ、Ｒ，Ｇ。
、Ｂｄ、、Ｒｄ ＳＧｄ 、Ｂｄ −一−−−−−・
・・・・・の順にデジタル色信号がラッチされることに
なるが、液晶表示装置２４の３Ｎ＋１番目の走査側ライ
ン（たとえばｘｌやｘ、）におけるカラーフィルターの
配列順も、図示の如く左側よりＲ，Ｇ、Ｂ、Ｒ，Ｇ。
Ｂ・−・・・・−・−・−・・−の順であるために、結
局、ラインメモリ２１内の各デジタル色信号の配列順は
、３Ｎ＋１番目の走査側ラインのカラーフィルターの配
列順に対して適合したものとなっている。
局、ラインメモリ２１内の各デジタル色信号の配列順は
、３Ｎ＋１番目の走査側ラインのカラーフィルターの配
列順に対して適合したものとなっている。
、 また信号側駆動回路２２は、ラインメモリ２１
の出力信号に応じた輝度駆動信号を各信号側電極ライン
に供給する。
の出力信号に応じた輝度駆動信号を各信号側電極ライン
に供給する。
一方、前述の同期分離回路９からの次の水平同期信号に
よって、水平同期信号カウンター３１の内容は歩進して
３Ｎ＋２となり、従って内容判別回路３２の３つの出力
側のうち、３２ｃのみがＨである状態に変化している。
よって、水平同期信号カウンター３１の内容は歩進して
３Ｎ＋２となり、従って内容判別回路３２の３つの出力
側のうち、３２ｃのみがＨである状態に変化している。
この結果、今度はプログラマブル・パラレル／パラレル
変換回路１７のＡＮＤ回路４１〜４９のうち、４２．４
５．４８がＯＮ状１となり、従って出力側Ａがらはデジ
タル色信号Ｇｄが、出力側Ｂからは６ｄが、また出力側
ＣからはＲｄが、尋れぞれ出力される状態となる。
変換回路１７のＡＮＤ回路４１〜４９のうち、４２．４
５．４８がＯＮ状１となり、従って出力側Ａがらはデジ
タル色信号Ｇｄが、出力側Ｂからは６ｄが、また出力側
ＣからはＲｄが、尋れぞれ出力される状態となる。
すなわち、この状態では第１、第２、第３の各直／並列
変換回路１８．１９．２０には、それぞれデジタル色信
号Ｇｄ 、Ｂｄ 、Ｒｄがシリアルに入力されることに
なる。そして今度は同期分離回路９がら次の水平同期信
号が出力されるタイミングとなると、第１、第２、第３
の直／並列変換回路１８．１９．２０には、それぞれデ
ジタル色信号Ｇｄ 、 Ｂｄ 。
変換回路１８．１９．２０には、それぞれデジタル色信
号Ｇｄ 、Ｂｄ 、Ｒｄがシリアルに入力されることに
なる。そして今度は同期分離回路９がら次の水平同期信
号が出力されるタイミングとなると、第１、第２、第３
の直／並列変換回路１８．１９．２０には、それぞれデ
ジタル色信号Ｇｄ 、 Ｂｄ 。
Ｒｄが各ｎ個ずつ入力された状態となっているが、そこ
で水平同期信号に同期してコントロール・ブロック１３
からラッチタイミング制御信号Ｌａが与えられると、第
１、第２、第３の各直／並列変換１１Ｆ１８．、１．９
．２０の出力信号はラインメモリ２１にラッチされるこ
とになる。従ってラインメモリ２１には、今度は図示左
側よりＧｄ 、、Ｂｄ 、Ｒｄ 、Ｇｄ、Ｂｄ 、 Ｒ
ｄ −一−−−−・−・・−の順にデジタル色信号がラ
ッチされることになるが、液晶表示装置Ｈｉｈの３ Ｎ
−１−２番目の走査側ライン（たとえばｘ２やｘｓ）
におけるカラーフィルターの配列順も、図示の如く左側
よりＧ 、 Ｂ 、 Ｒ、Ｇ 、 Ｂ 、 Ｒ−−−−
一−−−−の順であるために、結局、ラインメモリ２１
内の各デジタル色信号の配列順は、３Ｎ＋２番目の走査
側ラインのカラーフィルターの配列順に対して適合した
ものとなっている。
で水平同期信号に同期してコントロール・ブロック１３
からラッチタイミング制御信号Ｌａが与えられると、第
１、第２、第３の各直／並列変換１１Ｆ１８．、１．９
．２０の出力信号はラインメモリ２１にラッチされるこ
とになる。従ってラインメモリ２１には、今度は図示左
側よりＧｄ 、、Ｂｄ 、Ｒｄ 、Ｇｄ、Ｂｄ 、 Ｒ
ｄ −一−−−−・−・・−の順にデジタル色信号がラ
ッチされることになるが、液晶表示装置Ｈｉｈの３ Ｎ
−１−２番目の走査側ライン（たとえばｘ２やｘｓ）
におけるカラーフィルターの配列順も、図示の如く左側
よりＧ 、 Ｂ 、 Ｒ、Ｇ 、 Ｂ 、 Ｒ−−−−
一−−−−の順であるために、結局、ラインメモリ２１
内の各デジタル色信号の配列順は、３Ｎ＋２番目の走査
側ラインのカラーフィルターの配列順に対して適合した
ものとなっている。
また信号側へ■動回路２２については、前述と同様にラ
インメモリ２１の出力信号に応した輝度駆動信号を各信
号側電極ラインに供給する。
インメモリ２１の出力信号に応した輝度駆動信号を各信
号側電極ラインに供給する。
さらに前述の同期分離回路９からの次の水平同期信号に
よって、水平同期信号カウンター３Ｉの内容は歩進して
３Ｎ＋３（すなわち３Ｎ）となり、従って内容判別回路
３２の３つの出力側のうち、３２ａのみがＨである状態
に変化している。
よって、水平同期信号カウンター３Ｉの内容は歩進して
３Ｎ＋３（すなわち３Ｎ）となり、従って内容判別回路
３２の３つの出力側のうち、３２ａのみがＨである状態
に変化している。
ごの結果、今度はプログラマブル・パラレル／パラレル
変換回路１７のＡＮＤ回路４１〜４９のうち、４３．４
６．４９がＯＮ状態となり、従って出力側Ａからはデジ
タル色信号Ｂｄが、出力側ＢからはＲｄが、また出力側
ＣからはＧｄが、それぞれ出力される状態となる。
変換回路１７のＡＮＤ回路４１〜４９のうち、４３．４
６．４９がＯＮ状態となり、従って出力側Ａからはデジ
タル色信号Ｂｄが、出力側ＢからはＲｄが、また出力側
ＣからはＧｄが、それぞれ出力される状態となる。
すなわち、この状態では第１、第２、第３の各直／並列
変換回路１８．１９．２０には、それぞれデジタル色信
号Ｂｄ 、Ｒｄ ＳＧｄがシリアルに入力されることに
なる。そして今度は同期分離回路９から次の水平同期信
号が出力されるタイミングとなると、第１、第２、第３
の直／並列変換回路１８．１９．２０には、それぞれデ
ジタル色信号Ｂｄ 、 Ｒｄ 。
変換回路１８．１９．２０には、それぞれデジタル色信
号Ｂｄ 、Ｒｄ ＳＧｄがシリアルに入力されることに
なる。そして今度は同期分離回路９から次の水平同期信
号が出力されるタイミングとなると、第１、第２、第３
の直／並列変換回路１８．１９．２０には、それぞれデ
ジタル色信号Ｂｄ 、 Ｒｄ 。
Ｃｄが各ｎ個ずつ入力された状態となっているが、そこ
で水平同期信号に同期してコントロール・ブロック１３
からラッチタイミング制御信号Ｌａが与えられると、第
１、第２、第３の各直／並列変換回路１８、】９．２０
の出力信号はラインメモリ２１にラッチされることにな
る。従って今度はラインメモリ２】には、今度は図示左
側よりＢｄ 、 Ｒｄ 、、Ｇｄ 。
で水平同期信号に同期してコントロール・ブロック１３
からラッチタイミング制御信号Ｌａが与えられると、第
１、第２、第３の各直／並列変換回路１８、】９．２０
の出力信号はラインメモリ２１にラッチされることにな
る。従って今度はラインメモリ２】には、今度は図示左
側よりＢｄ 、 Ｒｄ 、、Ｇｄ 。
Ｂｄ 、 Ｒｄ 、 Ｃ，ｄ 〜 −の順にデジタ
ル色信号がラッチされるごとになるが、液晶表示装置２
４の３Ｎ番目の走査側ライン（たとえばＸｚ）における
カラーフィルターの配列順も、図示の如く左側よりＢ、
ＲＳＧ、Ｂ％Ｒ、Ｇ ’：””−・−の順であるために
、結局、ラインメモリ２１内の各デジタル色信号の配列
順は、３Ｎ番目の走査側ラインのカラーフィルターの配
列順に対して適合したものとなっている。
ル色信号がラッチされるごとになるが、液晶表示装置２
４の３Ｎ番目の走査側ライン（たとえばＸｚ）における
カラーフィルターの配列順も、図示の如く左側よりＢ、
ＲＳＧ、Ｂ％Ｒ、Ｇ ’：””−・−の順であるために
、結局、ラインメモリ２１内の各デジタル色信号の配列
順は、３Ｎ番目の走査側ラインのカラーフィルターの配
列順に対して適合したものとなっている。
゛また前述の同期分剤回路９からの次の水平同期信号に
よって、水平同期信号カウンター３１の内容は歩進して
、再び３Ｎ＋１となっているわけである。
よって、水平同期信号カウンター３１の内容は歩進して
、再び３Ｎ＋１となっているわけである。
以上のように本発明によれば、各原色の混合性に優れた
タイプのカラー液晶表示装置を用いた液晶テレビにおい
て、比較的少ない消費電力で動作し、かつ応答性等に関
する信顛性にも優れた表示信号処理回路が実現されるこ
とになる。
タイプのカラー液晶表示装置を用いた液晶テレビにおい
て、比較的少ない消費電力で動作し、かつ応答性等に関
する信顛性にも優れた表示信号処理回路が実現されるこ
とになる。
すなわち本発明においては、Ｒ，Ｇ、Ｂの各アナログ色
信号は、Ｒ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回路にて、そ
れぞれ互いに独立してデジタル色信号に変換されるよう
に構成しているために、これらの各Ａ／Ｄ変換回路は比
較的低い周波数のクロック信号で動作させることができ
、それに応じて消費電力も小さくなるとともに、１度の
Ａ／Ｄ変換動作の占める時間幅も大きくなり、それに応
じてＡ／Ｄ変換に関する信顔性も高められる。
信号は、Ｒ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回路にて、そ
れぞれ互いに独立してデジタル色信号に変換されるよう
に構成しているために、これらの各Ａ／Ｄ変換回路は比
較的低い周波数のクロック信号で動作させることができ
、それに応じて消費電力も小さくなるとともに、１度の
Ａ／Ｄ変換動作の占める時間幅も大きくなり、それに応
じてＡ／Ｄ変換に関する信顔性も高められる。
また前記各Ａ／Ｄ変換回路からのＲ，Ｇ、Ｈの各デジタ
ル色信号については、各走査側ラインに対応する単位ご
とに、第１、第２、第３の各直／並列変換回路にて、そ
れぞれ互いに独立して直／並列変換されるように構成す
るとともに、前記のＲ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回
路からのＲｌＧ、Ｂの各デジタル色信号を、前記第１、
第２、第３の直／並列変換回路のうちのいずれに供給す
るかを切り換え制御する制御手段を設けているために、
これらの各直／並列変換回路についても同様に、比゛較
的低い周波数の信号で動作させることができ、それに応
じて消費電力も小さくなる。・しかも、これに伴って前
記第１、第２、第３の直／並列変換回路からの出力信号
については、常に所定の配列順でラインメモリ内にラッ
チすれば、そのまま各走査側ラインのカラーフィルター
の配列に適合した状態となるために、各原色の混合性に
優れたタイプのカラー液晶表示装置を用いた液晶テレビ
においても、表示信号の処理回路の構成自体は１ヒ較的
簡単なものとなる。
ル色信号については、各走査側ラインに対応する単位ご
とに、第１、第２、第３の各直／並列変換回路にて、そ
れぞれ互いに独立して直／並列変換されるように構成す
るとともに、前記のＲ用、Ｇ用、Ｂ用の各Ａ／Ｄ変換回
路からのＲｌＧ、Ｂの各デジタル色信号を、前記第１、
第２、第３の直／並列変換回路のうちのいずれに供給す
るかを切り換え制御する制御手段を設けているために、
これらの各直／並列変換回路についても同様に、比゛較
的低い周波数の信号で動作させることができ、それに応
じて消費電力も小さくなる。・しかも、これに伴って前
記第１、第２、第３の直／並列変換回路からの出力信号
については、常に所定の配列順でラインメモリ内にラッ
チすれば、そのまま各走査側ラインのカラーフィルター
の配列に適合した状態となるために、各原色の混合性に
優れたタイプのカラー液晶表示装置を用いた液晶テレビ
においても、表示信号の処理回路の構成自体は１ヒ較的
簡単なものとなる。
これに対して、たとえば第１図においてＲ用、Ｇ用、Ｂ
用の各Ａ／Ｄ変換回路１４．１５．１６と第１、第２、
第３の直／並列変換回路１８．１つ、２０との間に、プ
ログラマブル・パラレル／パラレル変換回路１７を介在
させることなく、第１、第２、第３の直／並列変換回路
１８．１９．２０に、それぞれ常ζ二デジタル色信号Ｒ
ｄ 、Ｇｄ 、Ｂｄが入力されるような構成とした場合
には、第１、第２、第３の直／並列変換回路１８．１９
．２０から合羽３ｎ個の出力信号をラインメモリ２１・
＼供給する際に、ごれらのデジタル色信−号がいずれの
走査側ラインに対応しているかに従って（ずなわら走査
ラインごとに）、これらの３ｎ個もの出力信号の配列順
を切り換え制御することが必要となり、回路構成が著し
く複雑なものとなることは明らかである。 ゛な
お本発明は１．いわゆるパッシブ型、アクティブ型、お
よび非線型素子型のいずれのタイプのカラー液晶表示装
置についても、適用可能であることは明らかである。
用の各Ａ／Ｄ変換回路１４．１５．１６と第１、第２、
第３の直／並列変換回路１８．１つ、２０との間に、プ
ログラマブル・パラレル／パラレル変換回路１７を介在
させることなく、第１、第２、第３の直／並列変換回路
１８．１９．２０に、それぞれ常ζ二デジタル色信号Ｒ
ｄ 、Ｇｄ 、Ｂｄが入力されるような構成とした場合
には、第１、第２、第３の直／並列変換回路１８．１９
．２０から合羽３ｎ個の出力信号をラインメモリ２１・
＼供給する際に、ごれらのデジタル色信−号がいずれの
走査側ラインに対応しているかに従って（ずなわら走査
ラインごとに）、これらの３ｎ個もの出力信号の配列順
を切り換え制御することが必要となり、回路構成が著し
く複雑なものとなることは明らかである。 ゛な
お本発明は１．いわゆるパッシブ型、アクティブ型、お
よび非線型素子型のいずれのタイプのカラー液晶表示装
置についても、適用可能であることは明らかである。
またカラー液晶表示装置については、必ずしも第４図と
同じようなカラーフィルターの配列のものである必要は
なく、各原色間の混合が行なわれ易いように、互いに近
接した走査側ラインでＲ５Ｇ、Ｂのカラーフィルターの
配置が互いに異なる部分があるように構成されたもので
あればよい。
同じようなカラーフィルターの配列のものである必要は
なく、各原色間の混合が行なわれ易いように、互いに近
接した走査側ラインでＲ５Ｇ、Ｂのカラーフィルターの
配置が互いに異なる部分があるように構成されたもので
あればよい。
第１図は、本発明の１実施例によるカラー液晶テレビの
構成を示すブロック線図で、第２図は、その要部を示す
回路図。第３図は、従来のカラー液晶表示装置における
カラーフィルターの配列の一例を示す平面図で、第４図
は、その改良例を示す平面図。 １−テＬ／ Ｌ−（ｇ 号受（ｔ 部、１３−“−コン
トロール・ゾロツク、１４ Ｒ用Δ／Ｄ変換回路、
１５−・・−Ｇ用Δ／Ｄ変換回路、］ ］６−’−Ｂ用
Ａ／Ｄ変換回路１７−１１コグラマブル・パラレル／パ
ラレル変換゛ 回路、１８ 第１の直／並列変
換回路、１９−−−−一第２の直／並列変換回路、２０
−一−−・第３の直／並列変換回路、２１− ラインメ
モリ゛、２２’−−−−・−信号側駆動回路、２４．−
−−一液晶表示装置、 Ｖａ −カラーテレビ信号、Ｒａ、Ｇａ 、Ｂａ −
−アナログ色信号、Ｒｄ 、Ｇｄ 、、Ｂｄ−而−デジ
タル色信号。 特許出願人 シチズン時計株式会社 第３図 第４図 手続補正書
構成を示すブロック線図で、第２図は、その要部を示す
回路図。第３図は、従来のカラー液晶表示装置における
カラーフィルターの配列の一例を示す平面図で、第４図
は、その改良例を示す平面図。 １−テＬ／ Ｌ−（ｇ 号受（ｔ 部、１３−“−コン
トロール・ゾロツク、１４ Ｒ用Δ／Ｄ変換回路、
１５−・・−Ｇ用Δ／Ｄ変換回路、］ ］６−’−Ｂ用
Ａ／Ｄ変換回路１７−１１コグラマブル・パラレル／パ
ラレル変換゛ 回路、１８ 第１の直／並列変
換回路、１９−−−−一第２の直／並列変換回路、２０
−一−−・第３の直／並列変換回路、２１− ラインメ
モリ゛、２２’−−−−・−信号側駆動回路、２４．−
−−一液晶表示装置、 Ｖａ −カラーテレビ信号、Ｒａ、Ｇａ 、Ｂａ −
−アナログ色信号、Ｒｄ 、Ｇｄ 、、Ｂｄ−而−デジ
タル色信号。 特許出願人 シチズン時計株式会社 第３図 第４図 手続補正書
Claims (1)
- 互いに近接した走査側ラインで、Ｒ（赤）、Ｇ（緑）、
Ｂ（青）のカラーフィルターの配置が互いに異なるよう
に構成されたカラー液晶表示装置により、テレビ画像の
表示を行なうように構成されたカラー液晶テレビにおい
て、テレビ信号受信部からのカラーテレビ信号に基づい
て形成されたＲ、Ｇ、Ｂのアナログ色信号を、それぞれ
互いに独立してデジタル色信号に変換するためのＲ用、
Ｇ用、Ｂ用の各Ａ／Ｄ変換回路と、該Ｒ用、Ｇ用、Ｂ用
の各Ａ／Ｄ変換回路からシリアルに出力される信号を、
それぞれパラレルな信号に変換するための第１、第２、
第３の直／並列変換回路と、前記Ｒ用、Ｇ用、Ｂ用の各
Ａ／Ｄ変換回路からの出力信号がいずれの走査側ライン
に対応しているかに従って、前記Ｒ用、Ｇ用、Ｂ用の各
Ａ／Ｄ変換回路からの出力信号を、それぞれ前記第１、
第２、第３の直／並列変換回路のいずれに供給するかを
選択的に切り換え制御する制御手段と、該第１、第２、
第３の直／並列変換回路からの出力信号を所定の配列順
でラッチするラインメモリと、該ラインメモリからの出
力に応じた駆動信号を出力する信号側駆動回路とを設け
たことを特徴とするカラー液晶テレビ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12754384A JPS617886A (ja) | 1984-06-22 | 1984-06-22 | カラ−液晶テレビ |
| US06/745,774 US4642628A (en) | 1984-06-22 | 1985-06-17 | Color liquid crystal display apparatus with improved display color mixing |
| GB08515729A GB2162674B (en) | 1984-06-22 | 1985-06-21 | Color liquid crystal display apparatus with improved display color mixing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12754384A JPS617886A (ja) | 1984-06-22 | 1984-06-22 | カラ−液晶テレビ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617886A true JPS617886A (ja) | 1986-01-14 |
Family
ID=14962605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12754384A Pending JPS617886A (ja) | 1984-06-22 | 1984-06-22 | カラ−液晶テレビ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118091U (ja) * | 1987-01-27 | 1988-07-30 |
-
1984
- 1984-06-22 JP JP12754384A patent/JPS617886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118091U (ja) * | 1987-01-27 | 1988-07-30 |
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