JPS6155931A - 厚膜混成集積回路装置の製造方法 - Google Patents
厚膜混成集積回路装置の製造方法Info
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- JPS6155931A JPS6155931A JP17875884A JP17875884A JPS6155931A JP S6155931 A JPS6155931 A JP S6155931A JP 17875884 A JP17875884 A JP 17875884A JP 17875884 A JP17875884 A JP 17875884A JP S6155931 A JPS6155931 A JP S6155931A
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- Japan
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- thick film
- conductive paste
- recognition mark
- resistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、厚膜回路基板に認識マークを設け、回路部
品の搭載位置が補旧されるようにする、厚膜混成集積回
路装置の製造方法に関するものである０ 〔従来技術〕 厚膜混成集積回路装置の組立工程は、ダイボンド、ワイ
ヤボンドなどのポンディング工程と、フンデンサ、抵抗
、ミニモールド半導体素子などのチップ部品等の部品装
着工程、およびディスクリート部品、外部リード等のハ
ンダ付工程の３工穆から成っている。これらの工程のう
ち、特に、前工糧のトランジスターダイオード・ＩＣ等
の半導体ベアチップを同時に多品種・多数個装着するマ
ルチボンディング工程の自動化・省力化がネ・くれてお
り、大きな課題となっている。
品の搭載位置が補旧されるようにする、厚膜混成集積回
路装置の製造方法に関するものである０ 〔従来技術〕 厚膜混成集積回路装置の組立工程は、ダイボンド、ワイ
ヤボンドなどのポンディング工程と、フンデンサ、抵抗
、ミニモールド半導体素子などのチップ部品等の部品装
着工程、およびディスクリート部品、外部リード等のハ
ンダ付工程の３工穆から成っている。これらの工程のう
ち、特に、前工糧のトランジスターダイオード・ＩＣ等
の半導体ベアチップを同時に多品種・多数個装着するマ
ルチボンディング工程の自動化・省力化がネ・くれてお
り、大きな課題となっている。
第１図は従来の製造方法における厚膜基板への１１４＆
’＆マークの形成状況を示す平面図で、厚膜基板＋１１
の上面にパターンの認識マーク（２ａ）、（２ｂ）が２
個所形成されている。この認識マーク（２ａ）、（２ｂ
）は黒色系の酸化ルテニウム系の抵抗体、または同色の
誘電体からなり、本来の厚膜回路の導電体回路パターン
（図示は略す）形成後、抵抗体パターンまたは誘電体パ
ターン形成時に同時に付加形成される。このように、み
膜基板（１１上に形成された厚膜回路パターン上には、
部品搭載部・認識マーク部を除き保護用の誘電体オーバ
コートガラス（図示は略す）で被覆する。
’＆マークの形成状況を示す平面図で、厚膜基板＋１１
の上面にパターンの認識マーク（２ａ）、（２ｂ）が２
個所形成されている。この認識マーク（２ａ）、（２ｂ
）は黒色系の酸化ルテニウム系の抵抗体、または同色の
誘電体からなり、本来の厚膜回路の導電体回路パターン
（図示は略す）形成後、抵抗体パターンまたは誘電体パ
ターン形成時に同時に付加形成される。このように、み
膜基板（１１上に形成された厚膜回路パターン上には、
部品搭載部・認識マーク部を除き保護用の誘電体オーバ
コートガラス（図示は略す）で被覆する。
従来は上記認識マーク（２ａ） 、 （２ｂ）を利用し
、次のように行っていた。パターン認識機能を有するチ
ップ部品塔載装置で厚膜基板＋１１毎の認識マーク（２
ａＬ（２ｂ）を認識することＫより、基板（１）の位置
ずれ量をマイクロコンピュータ（以下マイコンという）
Ｋより算出し、搭載点のＸ軸、Ｙ軸各方向及び傾きθ角
の柿旧を行ない塔載動作を開始する。
、次のように行っていた。パターン認識機能を有するチ
ップ部品塔載装置で厚膜基板＋１１毎の認識マーク（２
ａＬ（２ｂ）を認識することＫより、基板（１）の位置
ずれ量をマイクロコンピュータ（以下マイコンという）
Ｋより算出し、搭載点のＸ軸、Ｙ軸各方向及び傾きθ角
の柿旧を行ない塔載動作を開始する。
上記従来の認識マーク（２ａ）、（２ｂ）による方法は
、白地の厚膜基板＋１１面と黒色の認識マーク（２ａ）
、 （２ｂ）とのコントラストにより白黒画像化し、
マイコンによるｚ値化信号レベルで、厚膜基板（１）位
置のずれを検出し補正するようＫしている。この場合、
２値化レベルの安定性を確保するためＫＳＪＲ色系の抵
抗体又は誘電体を便宜上、認識マーク（２ａ）。
、白地の厚膜基板＋１１面と黒色の認識マーク（２ａ）
、 （２ｂ）とのコントラストにより白黒画像化し、
マイコンによるｚ値化信号レベルで、厚膜基板（１）位
置のずれを検出し補正するようＫしている。この場合、
２値化レベルの安定性を確保するためＫＳＪＲ色系の抵
抗体又は誘電体を便宜上、認識マーク（２ａ）。
（２ｂ）として採用している。しかし、本来部品搭載点
は、抵抗体または誘電体上ではなく、基板（１）面に施
されている回路パターンの侵−パラジウム系の導電体上
のＲ’を性ペーストパターン上に計くものである。し７
たがって、前に施されである導電体とこの後に施された
認識マーク（２ａＬ（ｚｂ）とけ、厚膜印刷の重ね合わ
せ精度上の許容差内の印刷ずれがある。すなわち、上記
従来の認識マーク（２ａ）。
は、抵抗体または誘電体上ではなく、基板（１）面に施
されている回路パターンの侵−パラジウム系の導電体上
のＲ’を性ペーストパターン上に計くものである。し７
たがって、前に施されである導電体とこの後に施された
認識マーク（２ａＬ（ｚｂ）とけ、厚膜印刷の重ね合わ
せ精度上の許容差内の印刷ずれがある。すなわち、上記
従来の認識マーク（２ａ）。
（２ｂ”ｌＫよる製造方法では、コンデンサ、抵抗、ミ
ニモールド素子等のチップ部品の塔載に要求される、位
置ＨＲｊ２ｏｏμ以内は満足できる。しかし、より以上
の高精度士５０μ以内を必要とするような半導体ベアチ
ップのダイボンディング工程の場合は、ａｍマーク（２
ａ）、（２ｂ）では位置ずれ不良品が生じる欠点があっ
た。
ニモールド素子等のチップ部品の塔載に要求される、位
置ＨＲｊ２ｏｏμ以内は満足できる。しかし、より以上
の高精度士５０μ以内を必要とするような半導体ベアチ
ップのダイボンディング工程の場合は、ａｍマーク（２
ａ）、（２ｂ）では位置ずれ不良品が生じる欠点があっ
た。
° また、基板（１）上に施されるパターンの銀−パラ
ジウム系の導電体と同時Ｋ、同材料の導電体で認識マー
クを形成することも考えられるが、位置精度は向上する
のに反し、銀−パラジウム系は色彩が灰白色系であり、
基板（１）面の白地とのコントラストがとれず、２値化
レベルが不安定となり、高精度対応の認識マークとして
不都合であった。
ジウム系の導電体と同時Ｋ、同材料の導電体で認識マー
クを形成することも考えられるが、位置精度は向上する
のに反し、銀−パラジウム系は色彩が灰白色系であり、
基板（１）面の白地とのコントラストがとれず、２値化
レベルが不安定となり、高精度対応の認識マークとして
不都合であった。
この発明は、上記従来の方法の欠点を除くためになされ
たもので、厚膜基板に施こす抵抗体の回路パターンの形
成と共に１同材料の抵抗体で第１の認識マークを形成し
、このマークの表面内に、組立前工程であるボンディン
グ工程内の印刷作業で、灰白色系の導電性ペーストの小
サイズの筐２の認識マークを重ね合わせてペースト印刷
して、抵抗体の第１０Ｒｇｌマークの中心点を補正点と
するのではなく、導電性ペーストの小サイズの第２の認
識マークの中心点を補正点ととるようＫするもので、こ
れにより、導電性ペーストで形成されたポンディングパ
ッド内へ正確にグイボンディングが可能となり、位置精
度の高い、位置補正ができる、厚膜混成集積回路製電の
製造方法を提供するものである。
たもので、厚膜基板に施こす抵抗体の回路パターンの形
成と共に１同材料の抵抗体で第１の認識マークを形成し
、このマークの表面内に、組立前工程であるボンディン
グ工程内の印刷作業で、灰白色系の導電性ペーストの小
サイズの筐２の認識マークを重ね合わせてペースト印刷
して、抵抗体の第１０Ｒｇｌマークの中心点を補正点と
するのではなく、導電性ペーストの小サイズの第２の認
識マークの中心点を補正点ととるようＫするもので、こ
れにより、導電性ペーストで形成されたポンディングパ
ッド内へ正確にグイボンディングが可能となり、位置精
度の高い、位置補正ができる、厚膜混成集積回路製電の
製造方法を提供するものである。
第２図はこの発明の一実施例の厚膜混成集積回路装置の
製造方法における認識マークの形成状況を示す平面図で
ある。厚膜基板ｔｌ）の上面には、酸化ルテニウム系の
抵抗体による厚膜回路抵抗パターン（図示は略す）が印
刷・焼成されている。この厚膜回路抵抗パターンの形成
と同時ＫＳ同材料の抵抗体による第１の認識マーク（２
ａ）、（２ｂ）が２個所印刷・焼成されて形成されてい
る。（３ａ）、（３ｂ）は組立前工程であるボンディン
グ工程で使用するダインボンド用接着剤の導電性ペース
トをそれぞれ隼１の！！！！識マーク（２ａ）、（２ｂ
）上表面内に印刷を施した小サイズの第２の認識マーク
パターンである。厚膜基板（１）Ｋ施した認識マーク部
を、第３図に第２図におけるトｌ線での拡大断面図で示
す０ この小サイズの＠２の認識マーク（３ａ） ＋ （３１
））である導電性ペーストは灰白色系統の色彩を採用し
ている。例えば、導電性銀−エポキシ接着樹脂・ハンダ
ペースト等がある。これＫより、ｆｌ！識マーク（２ａ
）、（２’ｂ）及び（３ａ）、（ｓｂ）は、光学的にコ
ントラス）が鮮明に撮像され、パターン認識時の２値化
レベルが安定化されるとともＫＳ第２の認識マーク（３
ａ）、（３ｂ）と半導体ベアチップのダイボンド点が、
同一工程でパターン形成された同一の導電性ペーストが
補Ｅ点の基準になって、各位置座標データ設定が可能と
なるので、ダイボンディング工程で必要とする上記導電
性ペーストで構成されるポンディングパッドと半導体ベ
アチップ間における塔載位Ｉｖｆ精度二５０μ以内の高
精度の位置補正をすることができる、 なお、上記実施例では、抵抗体として酸化ルテニウム系
抵抗体、導電ペーストとして銀−エポキシ樹脂の場合を
示したが、厚膜基板（１）の白地、抵抗体の第１の認ｉ
−−りの黒色系および小サイズ第２の認識マークの灰白
色基の三層の色彩条件材質の場合は、いつでもこの発明
は適用できる０また、上記実施例では第１および第２の
認識マークとして正方形の場合を示したが、位（ｆ検出
できる形状であれば他の形状であってよい０〔発明の効
果〕 以上のように、この発明によりば、半導体ベアチップの
ダインポンディングパッドである導電性ペーストパター
ンの形成と同時に１同材料の小サイズの第２の認識マー
クを抵抗体からなる第１の認識マーク上表面に重ねて印
刷することにより、コントラストが鮮明になるとともに
、導電性ペーストパターンの位ＩＮを検出・補正ができ
るので、半導体ベアチップのダイボンディング位置の精
度が高められ、品質か向上される。また、上記ダイボン
ド工程での組立歩留の向上ならびに自動化推進ＶＣＷ与
するものである。
製造方法における認識マークの形成状況を示す平面図で
ある。厚膜基板ｔｌ）の上面には、酸化ルテニウム系の
抵抗体による厚膜回路抵抗パターン（図示は略す）が印
刷・焼成されている。この厚膜回路抵抗パターンの形成
と同時ＫＳ同材料の抵抗体による第１の認識マーク（２
ａ）、（２ｂ）が２個所印刷・焼成されて形成されてい
る。（３ａ）、（３ｂ）は組立前工程であるボンディン
グ工程で使用するダインボンド用接着剤の導電性ペース
トをそれぞれ隼１の！！！！識マーク（２ａ）、（２ｂ
）上表面内に印刷を施した小サイズの第２の認識マーク
パターンである。厚膜基板（１）Ｋ施した認識マーク部
を、第３図に第２図におけるトｌ線での拡大断面図で示
す０ この小サイズの＠２の認識マーク（３ａ） ＋ （３１
））である導電性ペーストは灰白色系統の色彩を採用し
ている。例えば、導電性銀−エポキシ接着樹脂・ハンダ
ペースト等がある。これＫより、ｆｌ！識マーク（２ａ
）、（２’ｂ）及び（３ａ）、（ｓｂ）は、光学的にコ
ントラス）が鮮明に撮像され、パターン認識時の２値化
レベルが安定化されるとともＫＳ第２の認識マーク（３
ａ）、（３ｂ）と半導体ベアチップのダイボンド点が、
同一工程でパターン形成された同一の導電性ペーストが
補Ｅ点の基準になって、各位置座標データ設定が可能と
なるので、ダイボンディング工程で必要とする上記導電
性ペーストで構成されるポンディングパッドと半導体ベ
アチップ間における塔載位Ｉｖｆ精度二５０μ以内の高
精度の位置補正をすることができる、 なお、上記実施例では、抵抗体として酸化ルテニウム系
抵抗体、導電ペーストとして銀−エポキシ樹脂の場合を
示したが、厚膜基板（１）の白地、抵抗体の第１の認ｉ
−−りの黒色系および小サイズ第２の認識マークの灰白
色基の三層の色彩条件材質の場合は、いつでもこの発明
は適用できる０また、上記実施例では第１および第２の
認識マークとして正方形の場合を示したが、位（ｆ検出
できる形状であれば他の形状であってよい０〔発明の効
果〕 以上のように、この発明によりば、半導体ベアチップの
ダインポンディングパッドである導電性ペーストパター
ンの形成と同時に１同材料の小サイズの第２の認識マー
クを抵抗体からなる第１の認識マーク上表面に重ねて印
刷することにより、コントラストが鮮明になるとともに
、導電性ペーストパターンの位ＩＮを検出・補正ができ
るので、半導体ベアチップのダイボンディング位置の精
度が高められ、品質か向上される。また、上記ダイボン
ド工程での組立歩留の向上ならびに自動化推進ＶＣＷ与
するものである。
【図面の簡単な説明】
第１図は従来の製造方法における厚膜基板への認識マー
クの形成状況を示す千面賠、第２図はこの発明の一実施
例におけるＢ膜基板への認識マークの形成状況を示す平
面図、第３図は第２図の■−ＩＩＩ腺での拡大ｌ１１１
面図である。 ｆｉｌ Ｋ、おいて、（１）は絶縁基板、（２ａ）、（
２ｂ） ｔｒｉ 第１の認識マーク、（３ａ）、（３ｂ
）は第２の認識マークである。 なお、各図中同一符号は同一または相当部分を示す０
クの形成状況を示す千面賠、第２図はこの発明の一実施
例におけるＢ膜基板への認識マークの形成状況を示す平
面図、第３図は第２図の■−ＩＩＩ腺での拡大ｌ１１１
面図である。 ｆｉｌ Ｋ、おいて、（１）は絶縁基板、（２ａ）、（
２ｂ） ｔｒｉ 第１の認識マーク、（３ａ）、（３ｂ
）は第２の認識マークである。 なお、各図中同一符号は同一または相当部分を示す０
Claims (1)
- 【特許請求の範囲】 （１）白色系の絶縁基板上に導電体と黒色系材からなる
抵抗体とによる厚膜回路パターンを形成し、この厚膜回
路パターン上の所要部分に灰白色系の導電性ペーストを
印刷し、この導電性ペーストの印刷部位にチップ部品を
塔載ボンディングする方法において、上記厚膜回路パタ
ーンの形成と同時に上記抵抗体と同一材で第１の認識マ
ークを形成し、上記導電性ペーストの印刷と同時に上記
導電性ペーストと同一材で上記第１の認識マーク上の一
部に第２の認識マークを形成し、この第２の認識マーク
を用いて上記チップ部品の塔載ボンディングの位置制御
を行うことを特徴とする厚膜混成集積回路装置の製造方
法。 （２）絶縁基板にアルミナを用いることを特徴とする特
許請求の範囲第１項記載の厚膜混成集積回路装置の製造
方法。 （３）抵抗体に酸化ルテニウム系厚膜材を用いることを
特徴とする特許請求の範囲第１項または第２項記載の厚
膜混成集積回路装置の製造方法。（４）導電性ペースト
に銀−エポキシ系接着剤を用いることを特徴とする特許
請求の範囲第１項ないし第３項のいずれかに記載の厚膜
混成集積回路装置の製造方法。 （５）導電性ペーストにクリームはんだを用いることを
特徴とする特許請求の範囲第１項ないし第３項のいずれ
かに記載の厚膜混成集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17875884A JPS6155931A (ja) | 1984-08-27 | 1984-08-27 | 厚膜混成集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17875884A JPS6155931A (ja) | 1984-08-27 | 1984-08-27 | 厚膜混成集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155931A true JPS6155931A (ja) | 1986-03-20 |
Family
ID=16054084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17875884A Pending JPS6155931A (ja) | 1984-08-27 | 1984-08-27 | 厚膜混成集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072348A (ja) * | 2003-08-26 | 2005-03-17 | Matsushita Electric Ind Co Ltd | テープ貼付方法 |
-
1984
- 1984-08-27 JP JP17875884A patent/JPS6155931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072348A (ja) * | 2003-08-26 | 2005-03-17 | Matsushita Electric Ind Co Ltd | テープ貼付方法 |
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