JPS6154521A - デ−タ伝送方法 - Google Patents
デ−タ伝送方法Info
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- JPS6154521A JPS6154521A JP59177087A JP17708784A JPS6154521A JP S6154521 A JPS6154521 A JP S6154521A JP 59177087 A JP59177087 A JP 59177087A JP 17708784 A JP17708784 A JP 17708784A JP S6154521 A JPS6154521 A JP S6154521A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の屑する技術分野〕
本発明はキーボードより操作入力されたデータ（キーデ
ータ又はキーコードと呼ぶ）を相手側の端末装置（端末
機又は端末機本体と呼ぶ）トこシリアルデータとして送
出するキー入力装置１こおけるキーデータの伝送方法に
関する。
ータ又はキーコードと呼ぶ）を相手側の端末装置（端末
機又は端末機本体と呼ぶ）トこシリアルデータとして送
出するキー入力装置１こおけるキーデータの伝送方法に
関する。
この種のキー入力装置のデータ伝送方式としては、４ビ
ツト又は８ビツトのいわゆるパラレル・シェークハンド
式伝送方式すなわちデータコードの各ビットを並列ｌこ
伝送する方式が知られているが、このようなキー入力装
置はデータ伝送のため１ζ端末機本体と接続するケーブ
ルが太く腰が強くなるため、取扱い性が極めて悪くなる
という欠点があった。また一方、２線式シリアル伝送方
式もよく知られているデータ転送方式であるが、従来の
単一の伝送速度（ボーレート）で伝送を行う方式のよう
なキー入力装置は、外乱であるノイズ等が発生し易い環
境１こおいては、キーコード読取りエラーばかりとなり
、キーの操作入力を繰返す必要があるために操作性が悪
くなるという欠点があった。
ツト又は８ビツトのいわゆるパラレル・シェークハンド
式伝送方式すなわちデータコードの各ビットを並列ｌこ
伝送する方式が知られているが、このようなキー入力装
置はデータ伝送のため１ζ端末機本体と接続するケーブ
ルが太く腰が強くなるため、取扱い性が極めて悪くなる
という欠点があった。また一方、２線式シリアル伝送方
式もよく知られているデータ転送方式であるが、従来の
単一の伝送速度（ボーレート）で伝送を行う方式のよう
なキー入力装置は、外乱であるノイズ等が発生し易い環
境１こおいては、キーコード読取りエラーばかりとなり
、キーの操作入力を繰返す必要があるために操作性が悪
くなるという欠点があった。
この発明はノイズ、静電気放電等の外乱の多い環境にお
いても、確実１こキーデータを伝送でき、しかも端末機
本体と接続するケーブルの芯数が少ないため取扱い性の
良いカールケーブルなどを使用することか出−釆る、キ
ー入力装置を提供することを目的とする。
いても、確実１こキーデータを伝送でき、しかも端末機
本体と接続するケーブルの芯数が少ないため取扱い性の
良いカールケーブルなどを使用することか出−釆る、キ
ー入力装置を提供することを目的とする。
この発明の要点は端末機本体とこれチこキーデータを伝
送するキー入力装置とが、外乱の無い良環境下で動作し
、でいる場合は、高速伝送ボーレートにてデータのやり
とりを行い、ノイズ等の外乱が一時的又は連続的に発生
したりする悪環境下ｔζおれ いては、データを確実１ζ読み宸返ような低速伝送ボー
レートシこ端末機本体、キー入力装置とも移行し、デー
タやりとりを再試行する点Ｉこある。これ−こより端末
機本体とキー入力装装置との間のデータ破壊を極力少な
くし装置の依頼性、操作性の向上をはかることができる
ものである。
送するキー入力装置とが、外乱の無い良環境下で動作し
、でいる場合は、高速伝送ボーレートにてデータのやり
とりを行い、ノイズ等の外乱が一時的又は連続的に発生
したりする悪環境下ｔζおれ いては、データを確実１ζ読み宸返ような低速伝送ボー
レートシこ端末機本体、キー入力装置とも移行し、デー
タやりとりを再試行する点Ｉこある。これ−こより端末
機本体とキー入力装装置との間のデータ破壊を極力少な
くし装置の依頼性、操作性の向上をはかることができる
ものである。
換言すれば本発明の要点は、キーの操作により（キー入
力装置などから）入力されたキー入力データ（キーデー
タなど）を所定の伝送速度（例えば９６００ ＢＰＳ
）のシリアル信号として他装置（端末機など）へ送信し
、その送信のつど、該他装置より幽該の送信の成功又は
不成功の返信（ＡＣＫ又はＮＡＣＫなど）を前記と同様
なシリアル信号として受け、不成功の返信を受けたとき
は、当該のキー入力データを前記と同様なシリアル信号
として、前記の他装置へ再度送信するデータ伝送方法１
ζおいて。
力装置などから）入力されたキー入力データ（キーデー
タなど）を所定の伝送速度（例えば９６００ ＢＰＳ
）のシリアル信号として他装置（端末機など）へ送信し
、その送信のつど、該他装置より幽該の送信の成功又は
不成功の返信（ＡＣＫ又はＮＡＣＫなど）を前記と同様
なシリアル信号として受け、不成功の返信を受けたとき
は、当該のキー入力データを前記と同様なシリアル信号
として、前記の他装置へ再度送信するデータ伝送方法１
ζおいて。
前記の不成功の返信が所定回数（例えば２回）繰返され
たときは、前記伝送速度より低い所定の伝送速度（例え
ば１２００８Ｐ８ ）＋こ切換えて、前記の再度の送信
及びこれ１ζ伴う前記の返信を行わせるようにした点暑
こある。
たときは、前記伝送速度より低い所定の伝送速度（例え
ば１２００８Ｐ８ ）＋こ切換えて、前記の再度の送信
及びこれ１ζ伴う前記の返信を行わせるようにした点暑
こある。
以下第１図〜第４図１こ基づいて本発明の詳細な説明す
る。第１図は本発明の実施例のハード構成を示すブロッ
ク図、第２図は同じくキーボードケーブル内の主要ライ
ンの交信のタイミングを示す図、第３図は同じくデータ
ラインからのデータ読込のタイミングを示す図、第４図
は第１図の要部の動作を説明するフローチャートである
。なお各図の説明ｔこおいて同一の符号は同一または相
当部分を示す。又論理”Ｈｉｇｈ” 、”Ｌｏｗ”
及び１１１ 、 ｌ ｏｌ ハ単＋Ｃ”Ｈ”、”Ｌ−及
０． Ｉ １１ 、 ＠ Ｑ １と記す。
る。第１図は本発明の実施例のハード構成を示すブロッ
ク図、第２図は同じくキーボードケーブル内の主要ライ
ンの交信のタイミングを示す図、第３図は同じくデータ
ラインからのデータ読込のタイミングを示す図、第４図
は第１図の要部の動作を説明するフローチャートである
。なお各図の説明ｔこおいて同一の符号は同一または相
当部分を示す。又論理”Ｈｉｇｈ” 、”Ｌｏｗ”
及び１１１ 、 ｌ ｏｌ ハ単＋Ｃ”Ｈ”、”Ｌ−及
０． Ｉ １１ 、 ＠ Ｑ １と記す。
第１図（２）しこおいて端末＠１は主のＣＰＵを備えた
ＣＰＵボード１ａ、キー入力装置と交信し、かつＣＲＴ
表示装置、プリンタ゛を制御する従のＣＰＵ（ＩｏＰと
もいう）２１を備えたＩＯＰボード１ｂｌ、ディスクを
制御する従のＣＰＵを備えた工ＯＰボード１ｂ２．デジ
タル入出力（ＤＩ／Ｄ。
ＣＰＵボード１ａ、キー入力装置と交信し、かつＣＲＴ
表示装置、プリンタ゛を制御する従のＣＰＵ（ＩｏＰと
もいう）２１を備えたＩＯＰボード１ｂｌ、ディスクを
制御する従のＣＰＵを備えた工ＯＰボード１ｂ２．デジ
タル入出力（ＤＩ／Ｄ。
とも記す）制御を行う従のＣＰＵを備えたＰＩＯボード
ＩＣ等から構成され、かつ端末機１１こは入出力装置と
しての後述のキー入力装置３ａ、ＣＲ１表示装置３ｂ、
プリンタ３Ｃ等が各対応のインターフェイスを介して接
続されている。
ＩＣ等から構成され、かつ端末機１１こは入出力装置と
しての後述のキー入力装置３ａ、ＣＲ１表示装置３ｂ、
プリンタ３Ｃ等が各対応のインターフェイスを介して接
続されている。
キー入力装置３ａは１チツプマイクロコンピユータ（以
下マイコンと呼ぶ）２．キーマトリクス４等からなり、
またキーマトリクス４はマトリクス状の走査ラインと、
その交点部Ｏ印１こ同図■のよう１こ設けられたキーに
１からなる。前記走査ラインはマイコン２のポート１０
．１１に接続され、このポートを介し、てマイコン２の
ＣＰＵ２２はキーＫ（Ｋ１）の操作の検出を行う。又マ
イコン２はキーデータを一時格納するＲＡＭ１３を持ち
、そのポート１２．キーボードケーブル９を介して端末
機１のＩＯ’Ｐ’ｉ’ｂｔ内のキーインターフェイスと
結合されている。
下マイコンと呼ぶ）２．キーマトリクス４等からなり、
またキーマトリクス４はマトリクス状の走査ラインと、
その交点部Ｏ印１こ同図■のよう１こ設けられたキーに
１からなる。前記走査ラインはマイコン２のポート１０
．１１に接続され、このポートを介し、てマイコン２の
ＣＰＵ２２はキーＫ（Ｋ１）の操作の検出を行う。又マ
イコン２はキーデータを一時格納するＲＡＭ１３を持ち
、そのポート１２．キーボードケーブル９を介して端末
機１のＩＯ’Ｐ’ｉ’ｂｔ内のキーインターフェイスと
結合されている。
キーボードケーブル９は電源ラインとしての＋５ｖライ
ン６、電源ライ鋳徊号の共通の帰線を兼ねるグランドラ
イン６、制御信号用としてのＲＥＡＤＹライン７、およ
びシリアル伝送用のデータライン８から構成されている
。
ン６、電源ライ鋳徊号の共通の帰線を兼ねるグランドラ
イン６、制御信号用としてのＲＥＡＤＹライン７、およ
びシリアル伝送用のデータライン８から構成されている
。
なおＣＲＴ表示装［３ｂ、プリンタ３ＣはそれぞれＩＯ
Ｐボードｌｂｌ内のＣＲＴインターフェイス、プリンタ
インターフェイスを介してＣＰＵ２１１こより制御され
る。
Ｐボードｌｂｌ内のＣＲＴインターフェイス、プリンタ
インターフェイスを介してＣＰＵ２１１こより制御され
る。
この構成に２いてマイコン２内のＣＰＵ２２はキーマト
リクス４１（おけるキー操作入力（キーに１の接点のＯ
Ｎ）を走査１こより読込み、所定のキーコード（ＪＩＳ
コード））こ変換し８人Ｍ１３１こ一時記憶するととも
Ｅこ、キーボードケーブル９を介してＩＯＰボード１ｂ
ｌ＋こシリアル伝送するものである。
リクス４１（おけるキー操作入力（キーに１の接点のＯ
Ｎ）を走査１こより読込み、所定のキーコード（ＪＩＳ
コード））こ変換し８人Ｍ１３１こ一時記憶するととも
Ｅこ、キーボードケーブル９を介してＩＯＰボード１ｂ
ｌ＋こシリアル伝送するものである。
次１こ第２図（１） 、 （２）はそれぞれ第１図デー
タライン８．几ＥＡＤＹライン７上−こおける交信信号
のタイミングの例を示し、この場合負論理が用いられて
いる。すなわち時点ｔｌｌこ端末機１からキー入力装置
３ ａ ＋Ｃ” Ｌ″（Ｉｔｏ）Ｃ７）ＲｆｆＡＤＹ信
号が送信されること昏こよって時点ｔ２からキー入力装
置３ａより端末ｔＡ１に向ってデータ信号が送信される
。このデータ信号のフォーマット・（データコード又は
キーコード〕は第２図（１）のようにＩＬＩ（” １
’ ）（７）ス５−トヒットＳＴＢ 、 Ｉ）ＩＩ（ｌ
ｏｇ）のストップビットＳＦＢの間１こ、１ワード（８
ビツト）のデータ部（最左端ビットΔＩＳＢから最右端
ビットＬＳＢ−４で）ＤＴとバリテ・ｆビットＰＴＢが
設けられる形となっている。
タライン８．几ＥＡＤＹライン７上−こおける交信信号
のタイミングの例を示し、この場合負論理が用いられて
いる。すなわち時点ｔｌｌこ端末機１からキー入力装置
３ ａ ＋Ｃ” Ｌ″（Ｉｔｏ）Ｃ７）ＲｆｆＡＤＹ信
号が送信されること昏こよって時点ｔ２からキー入力装
置３ａより端末ｔＡ１に向ってデータ信号が送信される
。このデータ信号のフォーマット・（データコード又は
キーコード〕は第２図（１）のようにＩＬＩ（” １
’ ）（７）ス５−トヒットＳＴＢ 、 Ｉ）ＩＩ（ｌ
ｏｇ）のストップビットＳＦＢの間１こ、１ワード（８
ビツト）のデータ部（最左端ビットΔＩＳＢから最右端
ビットＬＳＢ−４で）ＤＴとバリテ・ｆビットＰＴＢが
設けられる形となっている。
また端末機１からキー入力装置３ａｌこデータを送信す
る場合は、ＲＥＡＤＹライン７をＩＨＩ（”Ｏ”、ＮＯ
Ｔ ＲＥＡＤＹ ）として第２図（１）と同様なフォ
ーマットで送信を行う。
る場合は、ＲＥＡＤＹライン７をＩＨＩ（”Ｏ”、ＮＯ
Ｔ ＲＥＡＤＹ ）として第２図（１）と同様なフォ
ーマットで送信を行う。
第：Ｊ３１＜：おいて図（１）は第２図（１）と同様な
データライン８上のデータ信号の出力のタイミングで、
この場合チこはスタートビット８Ｔ］ｌ’３及びデータ
部ＤＴ内の第３ビツト目１こノイズＮ１及びＮ２が侵入
重畳している例を示す。また同図（２）は図（１）で送
信された信号を受取側の端末機１の（ＩＯＰボードｌｂ
ｌ内の）ＣＰＵ２１又はキー入力装置３ａ内の（マイコ
ン２円の）ＣＰＵ２２が読取るタイミングの例を示す。
データライン８上のデータ信号の出力のタイミングで、
この場合チこはスタートビット８Ｔ］ｌ’３及びデータ
部ＤＴ内の第３ビツト目１こノイズＮ１及びＮ２が侵入
重畳している例を示す。また同図（２）は図（１）で送
信された信号を受取側の端末機１の（ＩＯＰボードｌｂ
ｌ内の）ＣＰＵ２１又はキー入力装置３ａ内の（マイコ
ン２円の）ＣＰＵ２２が読取るタイミングの例を示す。
すなわち第２区で説明したよう）ζＲＥＡＤＹライン７
が”Ｌ’ （几ＥＡＩ）Ｙ）、又は冒Ｈ１（ＮＯＴＲＥ
ＡＤＹ）となったのち、受信側のＣＰＵ２１又は２２は
まずデータライン８上のスタートビット８ ’１’ Ｂ
を見付けるためｆこ例えば１０μｓ爵警チｐ周期ＴＯで
データライン８を監視し、つづける。この場合周期ＴＯ
で読込んだビットの論理値が続けて２つ一致し、たとき
その値を有効として取込む。
が”Ｌ’ （几ＥＡＩ）Ｙ）、又は冒Ｈ１（ＮＯＴＲＥ
ＡＤＹ）となったのち、受信側のＣＰＵ２１又は２２は
まずデータライン８上のスタートビット８ ’１’ Ｂ
を見付けるためｆこ例えば１０μｓ爵警チｐ周期ＴＯで
データライン８を監視し、つづける。この場合周期ＴＯ
で読込んだビットの論理値が続けて２つ一致し、たとき
その値を有効として取込む。
第３図の例では時点ｉｌｌでデータライン８がＩＬＩと
なるがこの初めの部分１（はノイズＮ１が重畳している
ため読込み値が確定しないので、周期ＴＯ＋ζよる読込
みが繰返され、時点ｔ１２＋ζおいて始めて、°直前に
続けて読込まれた２つの値が’ Ｌ ” ＋こ一致し、
スタートビットＳＴＢとして確認されるものとする。こ
のためノイズＮ１が侵入していない場合１こ比へ遅れＤ
Ｌｌを生ずること牙こなる。
なるがこの初めの部分１（はノイズＮ１が重畳している
ため読込み値が確定しないので、周期ＴＯ＋ζよる読込
みが繰返され、時点ｔ１２＋ζおいて始めて、°直前に
続けて読込まれた２つの値が’ Ｌ ” ＋こ一致し、
スタートビットＳＴＢとして確認されるものとする。こ
のためノイズＮ１が侵入していない場合１こ比へ遅れＤ
Ｌｌを生ずること牙こなる。
以後は時点ｔ１２からデータ伝送速度（ボーレ＋ ）
＝ Ｂｉ ｔ ／ ｓ ｅ ｃ ） Ｉｃ対応したビッ
ト長Ｔ１ ごと−こ、かつ前記ビット確認読込み周期Ｔ
Ｏをもって、各ビットの読込みが行われる。この場合デ
ータ部ＤＴ＋こおける第１．第２ビツトの読込み管こお
いてはノイズの侵入がなく正常な手順で読込まれ、各ビ
ット毎２回の読込みで当該ビットの値が確定しでいる。
＝ Ｂｉ ｔ ／ ｓ ｅ ｃ ） Ｉｃ対応したビッ
ト長Ｔ１ ごと−こ、かつ前記ビット確認読込み周期Ｔ
Ｏをもって、各ビットの読込みが行われる。この場合デ
ータ部ＤＴ＋こおける第１．第２ビツトの読込み管こお
いてはノイズの侵入がなく正常な手順で読込まれ、各ビ
ット毎２回の読込みで当該ビットの値が確定しでいる。
しかしながらデータ部ＤＴ＋こおける第３ビツト目では
ノイズＮ２の侵入シこより３回の読込み−こより時点ｔ
１４でビット値が確定し、従っ″にの場合遅れＤＬ２を
生ずる。
ノイズＮ２の侵入シこより３回の読込み−こより時点ｔ
１４でビット値が確定し、従っ″にの場合遅れＤＬ２を
生ずる。
以後時点ｔ１４からビット長Ｔ１の周期で以降のビット
が読込まれてゆく。
が読込まれてゆく。
なおノイズ侵入Ｊこよって読込みビットの値が確定しな
い場合、前記ビット確認読込み周期ＴＯ＋こよる読込み
の繰返し回数は、所定回数で打切られ後述のようＩζ受
信不成功と判定される。
い場合、前記ビット確認読込み周期ＴＯ＋こよる読込み
の繰返し回数は、所定回数で打切られ後述のようＩζ受
信不成功と判定される。
次）こ第４図−こよりキー入力装置３ａの動作を説明す
る。電源投入番こよりステップ１０１でマイコン２内の
ＣＰＵ２２はＲＡＭ１３及びボート１０゜１１を初期化
する。次訃こステップ１０２でキーマトリクス４におけ
るキーに１の押下を走査検出し、キーデータとしてＲＡ
Ｍ１３１Ｃ記憶する。次１こステップ１０３で端末機１
側（簡単のため本体側とも記す）が受信可であるか否か
を、すなわちＲ，ＥＡＤＹライン７が＠ ：［、＠ （
１１”）か否かを判別し、諾（Ｙ）の場合は直ち１こ、
否（Ｎ）の場合は受信可となるのを待ち、ステップ１０
４で高速伝送（例えば９６００ＢＰＳ ）＋こより、前
記のよう）こ１’ＬＡＭ１３に記憶したキーデータを端
末（ａ １１こ送信する。次にステップ１０５において
、端末機１からの返信を受取る。
る。電源投入番こよりステップ１０１でマイコン２内の
ＣＰＵ２２はＲＡＭ１３及びボート１０゜１１を初期化
する。次訃こステップ１０２でキーマトリクス４におけ
るキーに１の押下を走査検出し、キーデータとしてＲＡ
Ｍ１３１Ｃ記憶する。次１こステップ１０３で端末機１
側（簡単のため本体側とも記す）が受信可であるか否か
を、すなわちＲ，ＥＡＤＹライン７が＠ ：［、＠ （
１１”）か否かを判別し、諾（Ｙ）の場合は直ち１こ、
否（Ｎ）の場合は受信可となるのを待ち、ステップ１０
４で高速伝送（例えば９６００ＢＰＳ ）＋こより、前
記のよう）こ１’ＬＡＭ１３に記憶したキーデータを端
末（ａ １１こ送信する。次にステップ１０５において
、端末機１からの返信を受取る。
この返信には受信成功信号（ＡＣＫと呼ぶ）と受信失敗
信号（ＮＡＣＫと呼ぶ）とがあり、ＡＣＫは第２図（１
）のデータ部ＤＴを（Ｆ Ｆ ）＋ ａ すなわち全
てｗｌｌ（つまりｓＬｓ ）としたものであり、キー入
力装置３ａはこの８ビット中４ビット以上”ＩＩと読め
るデータが返信されたときＡＣＫとみなす。またＮＡＣ
Ｋは同様蚤こ前記のデータ部ＤＴをＣＯＯ）＋ａすなわ
ち全て１０１（つまりＨつとしたものであり、８ビット
中４ビット以上１０′と読めるデータが返信されたとき
ＮＡＣＫとみなす。
信号（ＮＡＣＫと呼ぶ）とがあり、ＡＣＫは第２図（１
）のデータ部ＤＴを（Ｆ Ｆ ）＋ ａ すなわち全
てｗｌｌ（つまりｓＬｓ ）としたものであり、キー入
力装置３ａはこの８ビット中４ビット以上”ＩＩと読め
るデータが返信されたときＡＣＫとみなす。またＮＡＣ
Ｋは同様蚤こ前記のデータ部ＤＴをＣＯＯ）＋ａすなわ
ち全て１０１（つまりＨつとしたものであり、８ビット
中４ビット以上１０′と読めるデータが返信されたとき
ＮＡＣＫとみなす。
次のステップ１０６では前記の返信がＡＣＫであるか否
かを判別し、１（Ｙ）であればステップ１０２１こ戻っ
て、新たなキニデータを入力するが、否（Ｎ）であれば
ステップ１０７で端末機１が受信可となるのを待ち、ス
テップ１０８でステップ１０４と同様ｔこ前回と同じキ
ーデータの送信を高速伝送（９６００ＢＰ８）で繰返す
。
かを判別し、１（Ｙ）であればステップ１０２１こ戻っ
て、新たなキニデータを入力するが、否（Ｎ）であれば
ステップ１０７で端末機１が受信可となるのを待ち、ス
テップ１０８でステップ１０４と同様ｔこ前回と同じキ
ーデータの送信を高速伝送（９６００ＢＰ８）で繰返す
。
次＋Ｃステップ１０９．１１０では前記ステップ１０５
．１０６と同様醗ζ端末機１が受信成功した場合は、ス
テップ１０２＋こ戻り、受信失敗の場合はステップ１１
１で端末機１が受信可となるのを待つで、次のステップ
１１２で中速伝送（例えば１２００ＢＰＳ）＋こより前
回送信したデータと同一データを再度送信する。
．１０６と同様醗ζ端末機１が受信成功した場合は、ス
テップ１０２＋こ戻り、受信失敗の場合はステップ１１
１で端末機１が受信可となるのを待つで、次のステップ
１１２で中速伝送（例えば１２００ＢＰＳ）＋こより前
回送信したデータと同一データを再度送信する。
ステップ１１３，１１４では前記と同様端末機が受信成
功であれば、新たなキーデータを入力し、受信失敗であ
れば、ん；末機が受信可となるのを待ち（ステップ１１
５）、低速伝送（６００ＢＰＳ）で前回と同じデータを
再送信する（ステップ１１６）。
功であれば、新たなキーデータを入力し、受信失敗であ
れば、ん；末機が受信可となるのを待ち（ステップ１１
５）、低速伝送（６００ＢＰＳ）で前回と同じデータを
再送信する（ステップ１１６）。
この結果受信成功なら新たなキーデータを入力し、失敗
ならステップ１１８で何等かのこの韮まではデータ伝送
の不可能な事故として以後のキーデータの送信動作を打
切る。
ならステップ１１８で何等かのこの韮まではデータ伝送
の不可能な事故として以後のキーデータの送信動作を打
切る。
ノイズ環境下でデータを読込む場合、特にスタートビッ
トＳＴＢ部でノイズ侵入ｔこより第３図のようｔこビッ
ト確認のための連れＤＬｌを生ずる場合、高速伝送の９
６００ＢＰＳではビット長Ｔ１が１０４μｓのためスタ
ートピッｌ−８ＴＢ確認時点ｔ１２が次のビットの始め
の時点ｔ１３の近傍まで遅れることがあり、これにより
以降の各ビットの読込みが不正確となり、受イ言失敗ｔ
こ到ることが多かったが、ボーレートを中速あるいは低
速とした場合は、ビット長Ｔ１が充分長くなるので時点
ｔ１２が時点ｔ １３１こ近づく惧れはなくなり、前記
のような受信失敗を防ぐことができる。
トＳＴＢ部でノイズ侵入ｔこより第３図のようｔこビッ
ト確認のための連れＤＬｌを生ずる場合、高速伝送の９
６００ＢＰＳではビット長Ｔ１が１０４μｓのためスタ
ートピッｌ−８ＴＢ確認時点ｔ１２が次のビットの始め
の時点ｔ１３の近傍まで遅れることがあり、これにより
以降の各ビットの読込みが不正確となり、受イ言失敗ｔ
こ到ることが多かったが、ボーレートを中速あるいは低
速とした場合は、ビット長Ｔ１が充分長くなるので時点
ｔ１２が時点ｔ １３１こ近づく惧れはなくなり、前記
のような受信失敗を防ぐことができる。
またボーレートを下げる際同時ｆζビット確認読込み周
期Ｔｏも若干増加させれば、ノイズＮ１又はＮ２の持続
時間が長い場合でも、少い確認読込の回数で（その間シ
こノイズが消滅すること１こより）当該ビット値を確認
することができる。
期Ｔｏも若干増加させれば、ノイズＮ１又はＮ２の持続
時間が長い場合でも、少い確認読込の回数で（その間シ
こノイズが消滅すること１こより）当該ビット値を確認
することができる。
以上の説明から明らかなよう１ここの発明によれば、ノ
イズ外乱等の影響下では、あらかじめ端末端末機が確実
Ｉこキー入力装置からのキーデータを受は取れるという
効果がある。
イズ外乱等の影響下では、あらかじめ端末端末機が確実
Ｉこキー入力装置からのキーデータを受は取れるという
効果がある。
第１図は本発明の実施例の構成を示すブロック図、第２
図は同じくキーボードケーブル内の主要ラインの交信の
タイミングを示す図、第３図は同じくデータラインから
のデータ読込のタイミングを示す図、第４図は第１図の
要部の動作を説明するフローチャートである。 ｌ・・・・・・端末機、１ａ・・・・・・ＣＰＵボード
、Ｌｂｌ・・・・・・ＩＯＰボード、２・・・・・・１
チツプマイクロコンピユータ（マイコン）、３ａ・・・
・・・キー入力装置、４・・・・・・キーマＩ−，ＩＪ
クス、Ｋ、Ｋｌ・・山・キー、７・・・・・・ＲＥＡ
ＤＹライン、８・・・・・・データライン、９・・・・
・・キーボードケーブル、１３・・・・・・Ｒ，ＡＭ、
２１．２２・・・・・・ＣＩ’Ｕ％Ｔ１・・・・・・ビ
ット長、Ｔｏ・・・・・・ビット確認読込み周期。
図は同じくキーボードケーブル内の主要ラインの交信の
タイミングを示す図、第３図は同じくデータラインから
のデータ読込のタイミングを示す図、第４図は第１図の
要部の動作を説明するフローチャートである。 ｌ・・・・・・端末機、１ａ・・・・・・ＣＰＵボード
、Ｌｂｌ・・・・・・ＩＯＰボード、２・・・・・・１
チツプマイクロコンピユータ（マイコン）、３ａ・・・
・・・キー入力装置、４・・・・・・キーマＩ−，ＩＪ
クス、Ｋ、Ｋｌ・・山・キー、７・・・・・・ＲＥＡ
ＤＹライン、８・・・・・・データライン、９・・・・
・・キーボードケーブル、１３・・・・・・Ｒ，ＡＭ、
２１．２２・・・・・・ＣＩ’Ｕ％Ｔ１・・・・・・ビ
ット長、Ｔｏ・・・・・・ビット確認読込み周期。
Claims (1)
- 【特許請求の範囲】 １）キーの操作により入力されたキー入力データを所定
の伝送速度のシリアル信号として他装置へ送信し、その
送信のつど、該他装置より当該の送信の成功又は不成功
の返信を前記と同様なシリアル信号として受け、不成功
の返信を受けたときは、当該のキー入力データを前記と
同様なシリアル信号として、前記の他装置へ再度送信す
るデータ伝送方法において、 前記の不成功の返信が所定回数繰返されたときは、前記
伝送速度より低い所定の伝送速度に切換えて、前記の再
度の送信及びこれに伴う前記の返信を行わせるようにし
たことを特徴とするデータ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177087A JPS6154521A (ja) | 1984-08-25 | 1984-08-25 | デ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177087A JPS6154521A (ja) | 1984-08-25 | 1984-08-25 | デ−タ伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154521A true JPS6154521A (ja) | 1986-03-18 |
Family
ID=16024898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177087A Pending JPS6154521A (ja) | 1984-08-25 | 1984-08-25 | デ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005102228A (ja) * | 2003-09-25 | 2005-04-14 | Agere Systems Inc | 無線通信システムにおけるレート・フォールバック方法および装置 |
-
1984
- 1984-08-25 JP JP59177087A patent/JPS6154521A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005102228A (ja) * | 2003-09-25 | 2005-04-14 | Agere Systems Inc | 無線通信システムにおけるレート・フォールバック方法および装置 |
| US7801063B2 (en) | 2003-09-25 | 2010-09-21 | Agere Systems Inc. | Method and apparatus for rate fallback in a wireless communication system |
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