JPS615364A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS615364A JPS615364A JP12577984A JP12577984A JPS615364A JP S615364 A JPS615364 A JP S615364A JP 12577984 A JP12577984 A JP 12577984A JP 12577984 A JP12577984 A JP 12577984A JP S615364 A JPS615364 A JP S615364A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- memory
- control
- control unit
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二種類の制御部間のデータ転送を直接メモリ間
転送形式で制御するバス制御部におけるバス制御方式の
改良に関す。 。
転送形式で制御するバス制御部におけるバス制御方式の
改良に関す。 。
例えば通信処理装置等において、１台のホスト制御部と
複数台のローカル制御部とをバスにより接続し、該ホス
ト制御部内に設けられたメモリまタハｏ −カフ１／制
御部内に設けられたメモリにｉ［されているデータを直
接メモリ間で転送させる為にバス制御部°が設けられて
いる。バス制御部は、前記ホスト制御部およびローカル
制御部からそれぞれ転送データ格納、領域の先頭アドレ
スおよび転送データ量等を含む転送制御情報を伝達され
、該転送制御情報に基づき前記直接メモリ間データ転送
を制御した後、該データ転送結果を示す転送結果情報を
作成し、ホスト、制御部およびローカル制御部に伝達す
る。
複数台のローカル制御部とをバスにより接続し、該ホス
ト制御部内に設けられたメモリまタハｏ −カフ１／制
御部内に設けられたメモリにｉ［されているデータを直
接メモリ間で転送させる為にバス制御部°が設けられて
いる。バス制御部は、前記ホスト制御部およびローカル
制御部からそれぞれ転送データ格納、領域の先頭アドレ
スおよび転送データ量等を含む転送制御情報を伝達され
、該転送制御情報に基づき前記直接メモリ間データ転送
を制御した後、該データ転送結果を示す転送結果情報を
作成し、ホスト、制御部およびローカル制御部に伝達す
る。
第２図は従来あるバス制御方式の一例を示す図である。
第１図において、１台のホスト制御部１とｎ台のローカ
ル制御部２とがバス３により接続され、バス３を介して
ホスト制御部１およびローカル制御部２間で行われるデ
ータ転送を直接メモリ間転送形式で１ｉ１１６するバス
制御部４が設けられている。データ転送の際に、ホスト
制御部１は転送制御情報Ｈ，ＣＣＷをバス制御部４内の
レジスタ４１に格納し、またローカル制御部２は転送制
御情報ＬＣＣＷをバス制御部４内の対応するレジスタ４
２に格納する。バス制御部４は、レジスタ４１および４
２に格納された転送制御情１１ＪＨｃｃＷおよびＬＣＣ
Ｗを解析し、ホスト制御部１およびローカル制御部２間
の直接メモリ間データ転送を実行する。該データ転送終
了後、バス制御部４ば転送結果情報ＨＣ３ＷおよびＬＣ
３Ｗを作成し、ホスト制御部１およびローカル制御部２
に伝達する。
ル制御部２とがバス３により接続され、バス３を介して
ホスト制御部１およびローカル制御部２間で行われるデ
ータ転送を直接メモリ間転送形式で１ｉ１１６するバス
制御部４が設けられている。データ転送の際に、ホスト
制御部１は転送制御情報Ｈ，ＣＣＷをバス制御部４内の
レジスタ４１に格納し、またローカル制御部２は転送制
御情報ＬＣＣＷをバス制御部４内の対応するレジスタ４
２に格納する。バス制御部４は、レジスタ４１および４
２に格納された転送制御情１１ＪＨｃｃＷおよびＬＣＣ
Ｗを解析し、ホスト制御部１およびローカル制御部２間
の直接メモリ間データ転送を実行する。該データ転送終
了後、バス制御部４ば転送結果情報ＨＣ３ＷおよびＬＣ
３Ｗを作成し、ホスト制御部１およびローカル制御部２
に伝達する。
〔発明が解決しようとする問題点３
以上の説明から明らかな如く、従来あるバス制御方式に
おいては、バス制御部は転送制御情報或いは転送結果情
報を二種類の制御部との間で送受信する為に、各制御部
に対応してそれぞれレジスタを設ける必要があり、制御
部が増加するに伴いレジスタも増設する必要があり、当
該バス制御部の経済性を損なう恐れがあった。
おいては、バス制御部は転送制御情報或いは転送結果情
報を二種類の制御部との間で送受信する為に、各制御部
に対応してそれぞれレジスタを設ける必要があり、制御
部が増加するに伴いレジスタも増設する必要があり、当
該バス制御部の経済性を損なう恐れがあった。
本発明は、バスにより接続される二種類の制御部間のデ
ータ転送を直接メモリ間転送形式で制御するバス制御部
において、前記各制御部から伝達されるデータ送受信要
求を検出し、該各制御部内のメモリに蓄積されている転
送制御情報を前記ハス制御部内に設けられた制御メモリ
に直接メモリ間転送を行い、該転送制御情報に基づき前
記各制御部間の直接メモリ間データ転送を制御した後、
該データ転送に関する転送結果情報を作成して前記制御
メモリに格納し、前記各制御部内のメモリに直接メモリ
間転送を行うことにより、前記問題点を解決するもので
ある。
ータ転送を直接メモリ間転送形式で制御するバス制御部
において、前記各制御部から伝達されるデータ送受信要
求を検出し、該各制御部内のメモリに蓄積されている転
送制御情報を前記ハス制御部内に設けられた制御メモリ
に直接メモリ間転送を行い、該転送制御情報に基づき前
記各制御部間の直接メモリ間データ転送を制御した後、
該データ転送に関する転送結果情報を作成して前記制御
メモリに格納し、前記各制御部内のメモリに直接メモリ
間転送を行うことにより、前記問題点を解決するもので
ある。
即ち本発明によれば、バス制御部は転送制御情報および
転送結果情報を格納する制御メモリと、該制御メモリと
前記各制御部内のメモリとの間で直接メモリ間転送を行
う為の制御手段とを設けるのみとなり、レジスタを設け
る場合に比し遥かに経済的となる。
転送結果情報を格納する制御メモリと、該制御メモリと
前記各制御部内のメモリとの間で直接メモリ間転送を行
う為の制御手段とを設けるのみとなり、レジスタを設け
る場合に比し遥かに経済的となる。
原子、本発明の一実施例を図面により説明する。
第１図は本発明の一実施例によるバス制御方式を示す図
である。なお、企図を通じて同一符号は同一対象物を示
す。第１図において、ホスト制御部１は、ローカル制御
部２に対してデータの送信を要求する場合、或いはロー
カル制御部２からのデータの受信態勢が整った場合、送
受信要求ＨＯをバス制御部４の送受信要求レジスタ４０
１に格納する。またローカル制御部２も、ホスト制御部
１に対してデータの送信を要求する場合、或いはポスト
制御部１からのデータの受信態勢が整った場合、送受信
要求しＯをバス制御部４の送受信要求レジスタ４０２に
格納する。バス制御部４においては、要求検出部（ＤＥ
Ｔ）４０’３が送受信要求レジスタ４０１および４０２
に送受信要求ＨＯおよびＬ’Ｏが格納されていることを
検出し、ホスト制御部１およびローカル制御部２のデー
タ送信要求とデータ受信態勢とが合致したことを確認す
ると、情報転送制御部（ＦＣＬ）４−０４を起動する。
である。なお、企図を通じて同一符号は同一対象物を示
す。第１図において、ホスト制御部１は、ローカル制御
部２に対してデータの送信を要求する場合、或いはロー
カル制御部２からのデータの受信態勢が整った場合、送
受信要求ＨＯをバス制御部４の送受信要求レジスタ４０
１に格納する。またローカル制御部２も、ホスト制御部
１に対してデータの送信を要求する場合、或いはポスト
制御部１からのデータの受信態勢が整った場合、送受信
要求しＯをバス制御部４の送受信要求レジスタ４０２に
格納する。バス制御部４においては、要求検出部（ＤＥ
Ｔ）４０’３が送受信要求レジスタ４０１および４０２
に送受信要求ＨＯおよびＬ’Ｏが格納されていることを
検出し、ホスト制御部１およびローカル制御部２のデー
タ送信要求とデータ受信態勢とが合致したことを確認す
ると、情報転送制御部（ＦＣＬ）４−０４を起動する。
情報転送制御部４０４は、ホスト制御部１内のメモリ１
１に格納されている転送制御情報ＨＣＣＷを抽出し、バ
ス制御部４内の制御メモリ４０５に直接メモリ間転送で
格納し、またローカル制御部２内のメモリ２１に格納さ
れている転送制御情報り、 ＣＣＷを抽出し、制御メモ
リ４０５に直接メモリ間転送で格納し、転送制御情報解
析部（ＣＣ，ＷＡ）４０６を起動する。転送制御情報解
析部４０６は、制御メモリ４０５内に格納された転送制
御情報ＨＣＣＷおよびＬＣＣＷを解析し、メモリ】１お
よび２１における転送データ格納領域の先頭アドレスお
よび転送データ量を抽出し、データ転送制御部（ΔＣＬ
）４０７に伝達する。データ転送制御部４０７ば、伝達
された先頭アドレスおよび転送データ量等の情報に基づ
き、メモリ１１および２１間で直接メモリ間データ転送
を開始する。
１に格納されている転送制御情報ＨＣＣＷを抽出し、バ
ス制御部４内の制御メモリ４０５に直接メモリ間転送で
格納し、またローカル制御部２内のメモリ２１に格納さ
れている転送制御情報り、 ＣＣＷを抽出し、制御メモ
リ４０５に直接メモリ間転送で格納し、転送制御情報解
析部（ＣＣ，ＷＡ）４０６を起動する。転送制御情報解
析部４０６は、制御メモリ４０５内に格納された転送制
御情報ＨＣＣＷおよびＬＣＣＷを解析し、メモリ】１お
よび２１における転送データ格納領域の先頭アドレスお
よび転送データ量を抽出し、データ転送制御部（ΔＣＬ
）４０７に伝達する。データ転送制御部４０７ば、伝達
された先頭アドレスおよび転送データ量等の情報に基づ
き、メモリ１１および２１間で直接メモリ間データ転送
を開始する。
データ転送が終了すると、データ転送制御部４０７は転
送結果情報作成部（Ｃ３ＷＧ）４０８を起動する。転送
結果情報゛作成部４０８は、データ転送結果をホスト制
御部１およびローカル制御部２に刺片ｔする為の転送結
果情＠ＨＣＳ ＶｌｌおよびＬＣＳＷを作成し、制御メ
ｆ９４０５に格納した後、情報転送制御部４０４を起動
する。情報転送制御部４０４は、制御メモリ４０５から
メモリ１１に対して転送結果情報ＨＣ３Ｗを直接メモリ
間転送で伝達し、また制御メモリ４０５からメモリ２１
に対して転送結果情１１ａＬＣ３Ｗを直接メモリ間転送
で伝達した後、転送結果情報送出部（ＳＮＤ）４０９を
起動する。転送結果情報送出部４０９は、終結報告レジ
スタ４１０に格納されている終結報告ＨＳをホスト制御
部ｌに伝達し、また終結報告レジスタ４１１に格納され
ている終結報告ＬＳをローカル制御部２に伝達する。
送結果情報作成部（Ｃ３ＷＧ）４０８を起動する。転送
結果情報゛作成部４０８は、データ転送結果をホスト制
御部１およびローカル制御部２に刺片ｔする為の転送結
果情＠ＨＣＳ ＶｌｌおよびＬＣＳＷを作成し、制御メ
ｆ９４０５に格納した後、情報転送制御部４０４を起動
する。情報転送制御部４０４は、制御メモリ４０５から
メモリ１１に対して転送結果情報ＨＣ３Ｗを直接メモリ
間転送で伝達し、また制御メモリ４０５からメモリ２１
に対して転送結果情１１ａＬＣ３Ｗを直接メモリ間転送
で伝達した後、転送結果情報送出部（ＳＮＤ）４０９を
起動する。転送結果情報送出部４０９は、終結報告レジ
スタ４１０に格納されている終結報告ＨＳをホスト制御
部ｌに伝達し、また終結報告レジスタ４１１に格納され
ている終結報告ＬＳをローカル制御部２に伝達する。
以上の説明から明らかな如く、本実施例によれば、ホス
ト制御部１およびローカル制御部２から伝達される転送
制御情報ＨＣＣＷおよびＬＣＣＷ、並びにホスト制御部
１およびローカル制御部２に伝達される転送結果情報Ｈ
Ｃ３ＷおよびＬＣＳＷは何れも制御メモリ４０５に格納
され、ホスト制御部１およびローカル制御部２との間は
情報転送制御部４０４による直接メモリ間転送が行われ
る為、レジスタは全く必要としない。
ト制御部１およびローカル制御部２から伝達される転送
制御情報ＨＣＣＷおよびＬＣＣＷ、並びにホスト制御部
１およびローカル制御部２に伝達される転送結果情報Ｈ
Ｃ３ＷおよびＬＣＳＷは何れも制御メモリ４０５に格納
され、ホスト制御部１およびローカル制御部２との間は
情報転送制御部４０４による直接メモリ間転送が行われ
る為、レジスタは全く必要としない。
なお、第１図ばあ（迄本発明の一実施例に過ぎず、例え
ばバス制御部４の構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変らない。また本発明の対象となる
制御部は、通信処理装置におけるホスト制御部１および
ローカル制御部２に限定されぬことは言う迄も無い。
ばバス制御部４の構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変らない。また本発明の対象となる
制御部は、通信処理装置におけるホスト制御部１および
ローカル制御部２に限定されぬことは言う迄も無い。
以上、本発明によれば、ハス制御部は転送制御情報およ
び転送結果情報を格納する制御メモリと、該制御メモリ
と各制御部内のメモリとの間で直接メモリ間転送を行う
為の制御手段とを設けるのみとなり、レジスタを設ける
場合に比し遥かに経済的となる。
び転送結果情報を格納する制御メモリと、該制御メモリ
と各制御部内のメモリとの間で直接メモリ間転送を行う
為の制御手段とを設けるのみとなり、レジスタを設ける
場合に比し遥かに経済的となる。
第１図は本発明の一実施例によるバス制御方式を示ず図
、第２図は従来あるバス制御方式の一例を示ず図である
。 １１
図において、１はホスト制御部、２はローカル制御部、
３はバス、４ばバス制御部、１１および１２はメモリ、
４１および４２はレジスタ、４０１および４０２は送受
信要求レジスタ、４０３は要求検田部（ＤＥＴ） 、４
０４は情報転送制御部（ＦＣＬ） 、４０５は制御メモ
リ、４０６は転送制御情報解析部（ＣＣＷＡ） 、４０
７はデータ転送制御部（ＡＣＬ） 、４０８は転送結果
情報作成部（Ｃ３ＷＧ） 、４０９は転送結果情報送出
部（ＳＮＤ）、４１０および４１１は終結報告レジスタ
、Ｄはデータ、ＨＣＣＷおよびＬＣＣＷは転送制御情報
、ＨＣＳ ＷおよびＬＣＳＷは転送結果情報、ＨＯおよ
びＬＯは送受信要求、ＨＳおよびＬＳは終結報告、をボ
ず。 寥 ） ２
、第２図は従来あるバス制御方式の一例を示ず図である
。 １１
図において、１はホスト制御部、２はローカル制御部、
３はバス、４ばバス制御部、１１および１２はメモリ、
４１および４２はレジスタ、４０１および４０２は送受
信要求レジスタ、４０３は要求検田部（ＤＥＴ） 、４
０４は情報転送制御部（ＦＣＬ） 、４０５は制御メモ
リ、４０６は転送制御情報解析部（ＣＣＷＡ） 、４０
７はデータ転送制御部（ＡＣＬ） 、４０８は転送結果
情報作成部（Ｃ３ＷＧ） 、４０９は転送結果情報送出
部（ＳＮＤ）、４１０および４１１は終結報告レジスタ
、Ｄはデータ、ＨＣＣＷおよびＬＣＣＷは転送制御情報
、ＨＣＳ ＷおよびＬＣＳＷは転送結果情報、ＨＯおよ
びＬＯは送受信要求、ＨＳおよびＬＳは終結報告、をボ
ず。 寥 ） ２
Claims (1)
- バスにより接続される二種類の制御部間のデータ転送を
直接メモリ間転送形式で制御するバス制御部において、
前記各制御部から伝達されるデータ送受信要求を検出し
、該各制御部内のメモリに蓄積されている転送制御情報
を前記バス制御部内に設けられた制御メモリに直接メモ
リ間転送を行い、該転送制御情報に基づき前記各制御部
間の直接メモリ間データ転送を制御した後、該データ転
送に関する転送結果情報を作成して前記制御メモリに格
納し、前記各制御部内のメモリに直接メモリ間転送を行
うことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12577984A JPS615364A (ja) | 1984-06-19 | 1984-06-19 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12577984A JPS615364A (ja) | 1984-06-19 | 1984-06-19 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615364A true JPS615364A (ja) | 1986-01-11 |
Family
ID=14918630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12577984A Pending JPS615364A (ja) | 1984-06-19 | 1984-06-19 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615364A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
-
1984
- 1984-06-19 JP JP12577984A patent/JPS615364A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
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