JPS615364A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS615364A JPS615364A JP12577984A JP12577984A JPS615364A JP S615364 A JPS615364 A JP S615364A JP 12577984 A JP12577984 A JP 12577984A JP 12577984 A JP12577984 A JP 12577984A JP S615364 A JPS615364 A JP S615364A
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- JP
- Japan
- Prior art keywords
- transfer
- memory
- control
- control unit
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二種類の制御部間のデータ転送を直接メモリ間
転送形式で制御するバス制御部におけるバス制御方式の
改良に関す。 。
転送形式で制御するバス制御部におけるバス制御方式の
改良に関す。 。
例えば通信処理装置等において、1台のホスト制御部と
複数台のローカル制御部とをバスにより接続し、該ホス
ト制御部内に設けられたメモリまタハo −カフ1/制
御部内に設けられたメモリにi[されているデータを直
接メモリ間で転送させる為にバス制御部°が設けられて
いる。バス制御部は、前記ホスト制御部およびローカル
制御部からそれぞれ転送データ格納、領域の先頭アドレ
スおよび転送データ量等を含む転送制御情報を伝達され
、該転送制御情報に基づき前記直接メモリ間データ転送
を制御した後、該データ転送結果を示す転送結果情報を
作成し、ホスト、制御部およびローカル制御部に伝達す
る。
複数台のローカル制御部とをバスにより接続し、該ホス
ト制御部内に設けられたメモリまタハo −カフ1/制
御部内に設けられたメモリにi[されているデータを直
接メモリ間で転送させる為にバス制御部°が設けられて
いる。バス制御部は、前記ホスト制御部およびローカル
制御部からそれぞれ転送データ格納、領域の先頭アドレ
スおよび転送データ量等を含む転送制御情報を伝達され
、該転送制御情報に基づき前記直接メモリ間データ転送
を制御した後、該データ転送結果を示す転送結果情報を
作成し、ホスト、制御部およびローカル制御部に伝達す
る。
第2図は従来あるバス制御方式の一例を示す図である。
第1図において、1台のホスト制御部1とn台のローカ
ル制御部2とがバス3により接続され、バス3を介して
ホスト制御部1およびローカル制御部2間で行われるデ
ータ転送を直接メモリ間転送形式で1i116するバス
制御部4が設けられている。データ転送の際に、ホスト
制御部1は転送制御情報H,CCWをバス制御部4内の
レジスタ41に格納し、またローカル制御部2は転送制
御情報LCCWをバス制御部4内の対応するレジスタ4
2に格納する。バス制御部4は、レジスタ41および4
2に格納された転送制御情11JHccWおよびLCC
Wを解析し、ホスト制御部1およびローカル制御部2間
の直接メモリ間データ転送を実行する。該データ転送終
了後、バス制御部4ば転送結果情報HC3WおよびLC
3Wを作成し、ホスト制御部1およびローカル制御部2
に伝達する。
ル制御部2とがバス3により接続され、バス3を介して
ホスト制御部1およびローカル制御部2間で行われるデ
ータ転送を直接メモリ間転送形式で1i116するバス
制御部4が設けられている。データ転送の際に、ホスト
制御部1は転送制御情報H,CCWをバス制御部4内の
レジスタ41に格納し、またローカル制御部2は転送制
御情報LCCWをバス制御部4内の対応するレジスタ4
2に格納する。バス制御部4は、レジスタ41および4
2に格納された転送制御情11JHccWおよびLCC
Wを解析し、ホスト制御部1およびローカル制御部2間
の直接メモリ間データ転送を実行する。該データ転送終
了後、バス制御部4ば転送結果情報HC3WおよびLC
3Wを作成し、ホスト制御部1およびローカル制御部2
に伝達する。
〔発明が解決しようとする問題点3
以上の説明から明らかな如く、従来あるバス制御方式に
おいては、バス制御部は転送制御情報或いは転送結果情
報を二種類の制御部との間で送受信する為に、各制御部
に対応してそれぞれレジスタを設ける必要があり、制御
部が増加するに伴いレジスタも増設する必要があり、当
該バス制御部の経済性を損なう恐れがあった。
おいては、バス制御部は転送制御情報或いは転送結果情
報を二種類の制御部との間で送受信する為に、各制御部
に対応してそれぞれレジスタを設ける必要があり、制御
部が増加するに伴いレジスタも増設する必要があり、当
該バス制御部の経済性を損なう恐れがあった。
本発明は、バスにより接続される二種類の制御部間のデ
ータ転送を直接メモリ間転送形式で制御するバス制御部
において、前記各制御部から伝達されるデータ送受信要
求を検出し、該各制御部内のメモリに蓄積されている転
送制御情報を前記ハス制御部内に設けられた制御メモリ
に直接メモリ間転送を行い、該転送制御情報に基づき前
記各制御部間の直接メモリ間データ転送を制御した後、
該データ転送に関する転送結果情報を作成して前記制御
メモリに格納し、前記各制御部内のメモリに直接メモリ
間転送を行うことにより、前記問題点を解決するもので
ある。
ータ転送を直接メモリ間転送形式で制御するバス制御部
において、前記各制御部から伝達されるデータ送受信要
求を検出し、該各制御部内のメモリに蓄積されている転
送制御情報を前記ハス制御部内に設けられた制御メモリ
に直接メモリ間転送を行い、該転送制御情報に基づき前
記各制御部間の直接メモリ間データ転送を制御した後、
該データ転送に関する転送結果情報を作成して前記制御
メモリに格納し、前記各制御部内のメモリに直接メモリ
間転送を行うことにより、前記問題点を解決するもので
ある。
即ち本発明によれば、バス制御部は転送制御情報および
転送結果情報を格納する制御メモリと、該制御メモリと
前記各制御部内のメモリとの間で直接メモリ間転送を行
う為の制御手段とを設けるのみとなり、レジスタを設け
る場合に比し遥かに経済的となる。
転送結果情報を格納する制御メモリと、該制御メモリと
前記各制御部内のメモリとの間で直接メモリ間転送を行
う為の制御手段とを設けるのみとなり、レジスタを設け
る場合に比し遥かに経済的となる。
原子、本発明の一実施例を図面により説明する。
第1図は本発明の一実施例によるバス制御方式を示す図
である。なお、企図を通じて同一符号は同一対象物を示
す。第1図において、ホスト制御部1は、ローカル制御
部2に対してデータの送信を要求する場合、或いはロー
カル制御部2からのデータの受信態勢が整った場合、送
受信要求HOをバス制御部4の送受信要求レジスタ40
1に格納する。またローカル制御部2も、ホスト制御部
1に対してデータの送信を要求する場合、或いはポスト
制御部1からのデータの受信態勢が整った場合、送受信
要求しOをバス制御部4の送受信要求レジスタ402に
格納する。バス制御部4においては、要求検出部(DE
T)40’3が送受信要求レジスタ401および402
に送受信要求HOおよびL’Oが格納されていることを
検出し、ホスト制御部1およびローカル制御部2のデー
タ送信要求とデータ受信態勢とが合致したことを確認す
ると、情報転送制御部(FCL)4−04を起動する。
である。なお、企図を通じて同一符号は同一対象物を示
す。第1図において、ホスト制御部1は、ローカル制御
部2に対してデータの送信を要求する場合、或いはロー
カル制御部2からのデータの受信態勢が整った場合、送
受信要求HOをバス制御部4の送受信要求レジスタ40
1に格納する。またローカル制御部2も、ホスト制御部
1に対してデータの送信を要求する場合、或いはポスト
制御部1からのデータの受信態勢が整った場合、送受信
要求しOをバス制御部4の送受信要求レジスタ402に
格納する。バス制御部4においては、要求検出部(DE
T)40’3が送受信要求レジスタ401および402
に送受信要求HOおよびL’Oが格納されていることを
検出し、ホスト制御部1およびローカル制御部2のデー
タ送信要求とデータ受信態勢とが合致したことを確認す
ると、情報転送制御部(FCL)4−04を起動する。
情報転送制御部404は、ホスト制御部1内のメモリ1
1に格納されている転送制御情報HCCWを抽出し、バ
ス制御部4内の制御メモリ405に直接メモリ間転送で
格納し、またローカル制御部2内のメモリ21に格納さ
れている転送制御情報り、 CCWを抽出し、制御メモ
リ405に直接メモリ間転送で格納し、転送制御情報解
析部(CC,WA)406を起動する。転送制御情報解
析部406は、制御メモリ405内に格納された転送制
御情報HCCWおよびLCCWを解析し、メモリ】1お
よび21における転送データ格納領域の先頭アドレスお
よび転送データ量を抽出し、データ転送制御部(ΔCL
)407に伝達する。データ転送制御部407ば、伝達
された先頭アドレスおよび転送データ量等の情報に基づ
き、メモリ11および21間で直接メモリ間データ転送
を開始する。
1に格納されている転送制御情報HCCWを抽出し、バ
ス制御部4内の制御メモリ405に直接メモリ間転送で
格納し、またローカル制御部2内のメモリ21に格納さ
れている転送制御情報り、 CCWを抽出し、制御メモ
リ405に直接メモリ間転送で格納し、転送制御情報解
析部(CC,WA)406を起動する。転送制御情報解
析部406は、制御メモリ405内に格納された転送制
御情報HCCWおよびLCCWを解析し、メモリ】1お
よび21における転送データ格納領域の先頭アドレスお
よび転送データ量を抽出し、データ転送制御部(ΔCL
)407に伝達する。データ転送制御部407ば、伝達
された先頭アドレスおよび転送データ量等の情報に基づ
き、メモリ11および21間で直接メモリ間データ転送
を開始する。
データ転送が終了すると、データ転送制御部407は転
送結果情報作成部(C3WG)408を起動する。転送
結果情報゛作成部408は、データ転送結果をホスト制
御部1およびローカル制御部2に刺片tする為の転送結
果情@HCS VllおよびLCSWを作成し、制御メ
f9405に格納した後、情報転送制御部404を起動
する。情報転送制御部404は、制御メモリ405から
メモリ11に対して転送結果情報HC3Wを直接メモリ
間転送で伝達し、また制御メモリ405からメモリ21
に対して転送結果情11aLC3Wを直接メモリ間転送
で伝達した後、転送結果情報送出部(SND)409を
起動する。転送結果情報送出部409は、終結報告レジ
スタ410に格納されている終結報告HSをホスト制御
部lに伝達し、また終結報告レジスタ411に格納され
ている終結報告LSをローカル制御部2に伝達する。
送結果情報作成部(C3WG)408を起動する。転送
結果情報゛作成部408は、データ転送結果をホスト制
御部1およびローカル制御部2に刺片tする為の転送結
果情@HCS VllおよびLCSWを作成し、制御メ
f9405に格納した後、情報転送制御部404を起動
する。情報転送制御部404は、制御メモリ405から
メモリ11に対して転送結果情報HC3Wを直接メモリ
間転送で伝達し、また制御メモリ405からメモリ21
に対して転送結果情11aLC3Wを直接メモリ間転送
で伝達した後、転送結果情報送出部(SND)409を
起動する。転送結果情報送出部409は、終結報告レジ
スタ410に格納されている終結報告HSをホスト制御
部lに伝達し、また終結報告レジスタ411に格納され
ている終結報告LSをローカル制御部2に伝達する。
以上の説明から明らかな如く、本実施例によれば、ホス
ト制御部1およびローカル制御部2から伝達される転送
制御情報HCCWおよびLCCW、並びにホスト制御部
1およびローカル制御部2に伝達される転送結果情報H
C3WおよびLCSWは何れも制御メモリ405に格納
され、ホスト制御部1およびローカル制御部2との間は
情報転送制御部404による直接メモリ間転送が行われ
る為、レジスタは全く必要としない。
ト制御部1およびローカル制御部2から伝達される転送
制御情報HCCWおよびLCCW、並びにホスト制御部
1およびローカル制御部2に伝達される転送結果情報H
C3WおよびLCSWは何れも制御メモリ405に格納
され、ホスト制御部1およびローカル制御部2との間は
情報転送制御部404による直接メモリ間転送が行われ
る為、レジスタは全く必要としない。
なお、第1図ばあ(迄本発明の一実施例に過ぎず、例え
ばバス制御部4の構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変らない。また本発明の対象となる
制御部は、通信処理装置におけるホスト制御部1および
ローカル制御部2に限定されぬことは言う迄も無い。
ばバス制御部4の構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変らない。また本発明の対象となる
制御部は、通信処理装置におけるホスト制御部1および
ローカル制御部2に限定されぬことは言う迄も無い。
以上、本発明によれば、ハス制御部は転送制御情報およ
び転送結果情報を格納する制御メモリと、該制御メモリ
と各制御部内のメモリとの間で直接メモリ間転送を行う
為の制御手段とを設けるのみとなり、レジスタを設ける
場合に比し遥かに経済的となる。
び転送結果情報を格納する制御メモリと、該制御メモリ
と各制御部内のメモリとの間で直接メモリ間転送を行う
為の制御手段とを設けるのみとなり、レジスタを設ける
場合に比し遥かに経済的となる。
第1図は本発明の一実施例によるバス制御方式を示ず図
、第2図は従来あるバス制御方式の一例を示ず図である
。 11
図において、1はホスト制御部、2はローカル制御部、
3はバス、4ばバス制御部、11および12はメモリ、
41および42はレジスタ、401および402は送受
信要求レジスタ、403は要求検田部(DET) 、4
04は情報転送制御部(FCL) 、405は制御メモ
リ、406は転送制御情報解析部(CCWA) 、40
7はデータ転送制御部(ACL) 、408は転送結果
情報作成部(C3WG) 、409は転送結果情報送出
部(SND)、410および411は終結報告レジスタ
、Dはデータ、HCCWおよびLCCWは転送制御情報
、HCS WおよびLCSWは転送結果情報、HOおよ
びLOは送受信要求、HSおよびLSは終結報告、をボ
ず。 寥 ) 2
、第2図は従来あるバス制御方式の一例を示ず図である
。 11
図において、1はホスト制御部、2はローカル制御部、
3はバス、4ばバス制御部、11および12はメモリ、
41および42はレジスタ、401および402は送受
信要求レジスタ、403は要求検田部(DET) 、4
04は情報転送制御部(FCL) 、405は制御メモ
リ、406は転送制御情報解析部(CCWA) 、40
7はデータ転送制御部(ACL) 、408は転送結果
情報作成部(C3WG) 、409は転送結果情報送出
部(SND)、410および411は終結報告レジスタ
、Dはデータ、HCCWおよびLCCWは転送制御情報
、HCS WおよびLCSWは転送結果情報、HOおよ
びLOは送受信要求、HSおよびLSは終結報告、をボ
ず。 寥 ) 2
Claims (1)
- バスにより接続される二種類の制御部間のデータ転送を
直接メモリ間転送形式で制御するバス制御部において、
前記各制御部から伝達されるデータ送受信要求を検出し
、該各制御部内のメモリに蓄積されている転送制御情報
を前記バス制御部内に設けられた制御メモリに直接メモ
リ間転送を行い、該転送制御情報に基づき前記各制御部
間の直接メモリ間データ転送を制御した後、該データ転
送に関する転送結果情報を作成して前記制御メモリに格
納し、前記各制御部内のメモリに直接メモリ間転送を行
うことを特徴とするバス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12577984A JPS615364A (ja) | 1984-06-19 | 1984-06-19 | バス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12577984A JPS615364A (ja) | 1984-06-19 | 1984-06-19 | バス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS615364A true JPS615364A (ja) | 1986-01-11 |
Family
ID=14918630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12577984A Pending JPS615364A (ja) | 1984-06-19 | 1984-06-19 | バス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS615364A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
-
1984
- 1984-06-19 JP JP12577984A patent/JPS615364A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
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