JPS6152047A - データバスシステム - Google Patents
データバスシステムInfo
- Publication number
- JPS6152047A JPS6152047A JP60177044A JP17704485A JPS6152047A JP S6152047 A JPS6152047 A JP S6152047A JP 60177044 A JP60177044 A JP 60177044A JP 17704485 A JP17704485 A JP 17704485A JP S6152047 A JPS6152047 A JP S6152047A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- path
- terminal
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
- H04L12/40032—Details regarding a bus interface enhancer
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Small-Scale Networks (AREA)
- Dc Digital Transmission (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、少なくとも第１抵抗を電源の一方の端子に接
続したラインと、一方の２進信号値に対し低オーミック
である少なくとも１個のデータ送信機及び比較的高い入
力抵抗を有する少なくとも１個のデータ受信機に接続し
たパスとの間に接続する２進信号の双方向伝送用回路配
置に関する。
続したラインと、一方の２進信号値に対し低オーミック
である少なくとも１個のデータ送信機及び比較的高い入
力抵抗を有する少なくとも１個のデータ受信機に接続し
たパスとの間に接続する２進信号の双方向伝送用回路配
置に関する。
この種の回路配置は、空間的に互に近くに配置されかつ
短いパスによって相互接続される複数個の回路配置で構
成された副システムを前記ラインを介して、この副シス
テムに対し遠隔場所に配置される対応する副システムに
接続するのに特に使用され、後者の副システムは複数個
のデータ送信機及び複数個のデータ受信機を備えている
場合パスも備えることができる。各パスは抵抗を介して
電源の一方の端子にも接続し、データ送信機はパス及び
電源の他方端子間に接続したトランジスタから成るのが
普通であり、このトランジスタは伝送すべきデータの一
方の２進値に対しパスを電源の他方端子（通常、全シス
テムのｏＶｉ位）に接続する。次いでデータ送信機にお
けるトランジスタがターンオンされ、パスの電位は再び
電源の一方の端子の電圧値（通常、＋５ｖ）となる。
短いパスによって相互接続される複数個の回路配置で構
成された副システムを前記ラインを介して、この副シス
テムに対し遠隔場所に配置される対応する副システムに
接続するのに特に使用され、後者の副システムは複数個
のデータ送信機及び複数個のデータ受信機を備えている
場合パスも備えることができる。各パスは抵抗を介して
電源の一方の端子にも接続し、データ送信機はパス及び
電源の他方端子間に接続したトランジスタから成るのが
普通であり、このトランジスタは伝送すべきデータの一
方の２進値に対しパスを電源の他方端子（通常、全シス
テムのｏＶｉ位）に接続する。次いでデータ送信機にお
けるトランジスタがターンオンされ、パスの電位は再び
電源の一方の端子の電圧値（通常、＋５ｖ）となる。
データの高周波伝送の場合には、当該環境に対 ゛す
るパスの静電容量により、０Ｖへの信号遷移に対しては
パスの静電容量はデータ送信機におけるターンオンされ
たトランジスタにより比較的迅速に放電できるが、トラ
ンジスタがターンオフされた場合には、パスにおける信
号がパスの呈する静電容量及び＋５ｖに接続した抵抗の
時定数に従って増大するという問題が起る。この抵抗の
値はデータ送信機におけるトランジスタの電流負荷能力
によって制限され、その理由はこれらトランジスタは一
般に集積回路に含まれているので、限られた結晶表面積
しか利用できずかつ電力損失を過大にはできないからで
ある。従って、所定の伝送速度即ちデータレートに対し
てはパスの長さが制限されることとなる。これは、パス
を電源の一方の端子に接続する抵抗を電流発生器で置換
することにより改善できる。しかしこの解決策によって
は僅かな改善が得られるに過ぎず、かつ比較的高額の費
用を必要とする。
るパスの静電容量により、０Ｖへの信号遷移に対しては
パスの静電容量はデータ送信機におけるターンオンされ
たトランジスタにより比較的迅速に放電できるが、トラ
ンジスタがターンオフされた場合には、パスにおける信
号がパスの呈する静電容量及び＋５ｖに接続した抵抗の
時定数に従って増大するという問題が起る。この抵抗の
値はデータ送信機におけるトランジスタの電流負荷能力
によって制限され、その理由はこれらトランジスタは一
般に集積回路に含まれているので、限られた結晶表面積
しか利用できずかつ電力損失を過大にはできないからで
ある。従って、所定の伝送速度即ちデータレートに対し
てはパスの長さが制限されることとなる。これは、パス
を電源の一方の端子に接続する抵抗を電流発生器で置換
することにより改善できる。しかしこの解決策によって
は僅かな改善が得られるに過ぎず、かつ比較的高額の費
用を必要とする。
従って双方向結線を介する２進データの高速伝送のため
には、例えば、形式ＳＮ ７４ ＬＳ２４３の集積
回路化回路配置の如き市販の回路配置が使用される。パ
スに対しかかる集積回路は、パスに存在する信号を低オ
ーミック態様において長い接続ラインに供給する出力増
幅器と、長い接続ラインからの信号をパスに供給する入
力増幅器とを備えている。安定性及び電流消費の理由の
ため一方の増幅器のみ制御信号を介して付勢され、関連
する制御信号により、２個の増幅器が同時に付勢される
のを不可能ならしめるようにする必要がある。かかる送
信機／受信機の一層容易な動作のため、例えば、形式Ｓ
Ｎ ７４ ＬＳ ２４５の集積回路は内部組合せ
論理素子を備えて常に一方の信号方向のみ得られるよう
にしている。しかしいずれの場合においても信号方向を
逆にするためそれぞれ制御信号を存在させる必要がある
。伝送方向を制御信号なしに又は所定の一定制御信号を
介して自動的に逆にする上述した種類の回路配置は、例
えば、形式８Ｘ４１の集積回路として既知である。しか
しこの既知の回路配置は極めて複雑であり、パス及び接
続ラインが高電位のときしか伝送方向を逆にできない。
には、例えば、形式ＳＮ ７４ ＬＳ２４３の集積
回路化回路配置の如き市販の回路配置が使用される。パ
スに対しかかる集積回路は、パスに存在する信号を低オ
ーミック態様において長い接続ラインに供給する出力増
幅器と、長い接続ラインからの信号をパスに供給する入
力増幅器とを備えている。安定性及び電流消費の理由の
ため一方の増幅器のみ制御信号を介して付勢され、関連
する制御信号により、２個の増幅器が同時に付勢される
のを不可能ならしめるようにする必要がある。かかる送
信機／受信機の一層容易な動作のため、例えば、形式Ｓ
Ｎ ７４ ＬＳ ２４５の集積回路は内部組合せ
論理素子を備えて常に一方の信号方向のみ得られるよう
にしている。しかしいずれの場合においても信号方向を
逆にするためそれぞれ制御信号を存在させる必要がある
。伝送方向を制御信号なしに又は所定の一定制御信号を
介して自動的に逆にする上述した種類の回路配置は、例
えば、形式８Ｘ４１の集積回路として既知である。しか
しこの既知の回路配置は極めて複雑であり、パス及び接
続ラインが高電位のときしか伝送方向を逆にできない。
本発明の目的は、制御信号を追加することなく、かつ安
定性の問題を生じることなく、伝送信号の両方の値に対
し簡単な手段により゛双方向におけるデータ伝送を可能
ならしめる回路配置を提供するにある。
定性の問題を生じることなく、伝送信号の両方の値に対
し簡単な手段により゛双方向におけるデータ伝送を可能
ならしめる回路配置を提供するにある。
かかる目的を達成するため本発明による２進信号の双方
向伝送用回路配置は、トランジスタを設け、その一方の
主要端子を第２抵抗を介してこのトランジスタの制御端
子に接続し、この制御端子をパスに接続する一方、前記
トランジスタの他方主要端子を電源の他方端子に接続す
る構成としたことを特徴とする。
向伝送用回路配置は、トランジスタを設け、その一方の
主要端子を第２抵抗を介してこのトランジスタの制御端
子に接続し、この制御端子をパスに接続する一方、前記
トランジスタの他方主要端子を電源の他方端子に接続す
る構成としたことを特徴とする。
本発明の回路配置によれば、制御信号を使用することな
く、データを双方向において伝送できるので、特に、パ
スにおける電位がデータ送信機により低い値に低減され
、かつこの低い電位がラインに供給された場合、データ
送信機におけるトランジスタが再びターンオフされたと
きには、他の場所からラインに印加された低電位がパス
へ転送される。従って本発明の回路配置によれば極めて
簡単な手段のみ必要とするだけでパスの何等問題を伴わ
ない拡張が行える。
く、データを双方向において伝送できるので、特に、パ
スにおける電位がデータ送信機により低い値に低減され
、かつこの低い電位がラインに供給された場合、データ
送信機におけるトランジスタが再びターンオフされたと
きには、他の場所からラインに印加された低電位がパス
へ転送される。従って本発明の回路配置によれば極めて
簡単な手段のみ必要とするだけでパスの何等問題を伴わ
ない拡張が行える。
前記トランジスタがバイポーラＰＮＰトランジスタであ
り、第１抵抗をこのトランジスタの極く近くに配設する
と、本発明の回路配置の特に魅力的な実施例が得られる
。バイポーラトランジスタは大電流用も比較的安価であ
り、かつライン及びパスの間の電位シフトに起因する問
題を生じない。
り、第１抵抗をこのトランジスタの極く近くに配設する
と、本発明の回路配置の特に魅力的な実施例が得られる
。バイポーラトランジスタは大電流用も比較的安価であ
り、かつライン及びパスの間の電位シフトに起因する問
題を生じない。
トランジスタをＰチャンネル電界効果トランジスタとし
、かつ第１抵抗をトランジスタの極く近くに配設すると
、本発明の他の回路配置の他の魅力的な実施例が得られ
る。
、かつ第１抵抗をトランジスタの極く近くに配設すると
、本発明の他の回路配置の他の魅力的な実施例が得られ
る。
第１抵抗は数種の態様において構成配置することができ
、例えば、トランジスタの負荷能力を最大にするよう構
成配置することができる。第１抵抗の値はラインの特性
インピーダンスに対応させる一方、第２抵抗の値はこの
特性インピーダンスの少なくとも１０倍にすると好適で
ある。従ってラインにおいて、特にラインの長さが長い
場合に擾乱される度射が防止される。しかしその場合各
対応する回路配置によって要求される電流を供給できる
ようにする必要がある。パスに対する電源の一方の端子
に接続される抵抗を表わす第２抵抗は所望のデータ伝送
速度及びパスの利用可能な容量に応じて構成配置できる
。
、例えば、トランジスタの負荷能力を最大にするよう構
成配置することができる。第１抵抗の値はラインの特性
インピーダンスに対応させる一方、第２抵抗の値はこの
特性インピーダンスの少なくとも１０倍にすると好適で
ある。従ってラインにおいて、特にラインの長さが長い
場合に擾乱される度射が防止される。しかしその場合各
対応する回路配置によって要求される電流を供給できる
ようにする必要がある。パスに対する電源の一方の端子
に接続される抵抗を表わす第２抵抗は所望のデータ伝送
速度及びパスの利用可能な容量に応じて構成配置できる
。
第１抵抗の値はパスの出力負荷能力及びトランジスタの
電流増幅度に応じて選定できる。パスに接続したデータ
送信機は限られた電流しか供給できないことがしばしば
ある一方、高いスイッチング速度を有するトランジスタ
からは大きい電流増幅度は得られないから、第１抵抗の
値は制限することができる。
電流増幅度に応じて選定できる。パスに接続したデータ
送信機は限られた電流しか供給できないことがしばしば
ある一方、高いスイッチング速度を有するトランジスタ
からは大きい電流増幅度は得られないから、第１抵抗の
値は制限することができる。
また本発明はパスシステムに関する。
以下図面につき本発明の詳細な説明する。
第１図は抵抗１２を介して電源（図示せず）の端子＋Ｕ
に接続するパス１０を示す。またパス１０は接続端子を
介して集積回路１３にも接続し、この集積回路のデータ
送信機のトランジスタ１４１及びデータ受信機のトラン
ジスタ１６のみ図示しである。これらトランジスタは電
界効果トランジスタであり、そのソースを基準電位０Ｖ
に接続し、一方、パス１０は送信トランジスタ１４のド
レイン及びトランジスタ１６のゲートに接続する。また
パス１０はバイポーラ技術によって構成した別の集積回
路１７にも接続し、この集積回路のデータ送信機のトラ
ンジスタ１８及びデータ受信機のトランジスタ２０のみ
示しである。これらトランジスタのエミッタは同じく基
Ｓｔ位０Ｖに接続し、パス１０はトランジスタ１８のコ
レクタに接続し１〜かつ抵抗１９を介してトランジスタ
ｚＯのベースに接続する。
に接続するパス１０を示す。またパス１０は接続端子を
介して集積回路１３にも接続し、この集積回路のデータ
送信機のトランジスタ１４１及びデータ受信機のトラン
ジスタ１６のみ図示しである。これらトランジスタは電
界効果トランジスタであり、そのソースを基準電位０Ｖ
に接続し、一方、パス１０は送信トランジスタ１４のド
レイン及びトランジスタ１６のゲートに接続する。また
パス１０はバイポーラ技術によって構成した別の集積回
路１７にも接続し、この集積回路のデータ送信機のトラ
ンジスタ１８及びデータ受信機のトランジスタ２０のみ
示しである。これらトランジスタのエミッタは同じく基
Ｓｔ位０Ｖに接続し、パス１０はトランジスタ１８のコ
レクタに接続し１〜かつ抵抗１９を介してトランジスタ
ｚＯのベースに接続する。
データを集積回路１８から集積回路１７へ転送する必要
がある場合には、トランジスタ１４のゲートを適切に駆
動してこのトランジスタをターンオンさせ、パス１０上
の電位がほぼυＶになるようにする。一方、トランジス
タ１８はターンオフされ、従ってこのトランジスタには
電流が流れていないと仮定する。パスにおける低電位が
トランジスタ！２０のベースに到達し、このトランジス
タがターンオフされるので、集積回路１７の信号処理部
に接続したこのトランジスタのコレクタへの電流がしゃ
断される。次いでトランジスタ１４が再びターンオフさ
れた３９合、パスにおける電位は、抵抗１２と、当該環
境でのパスのキャパシタンス（本例でコンデンサ１１に
よって示す）との値の時定数に従って再び＋Ｕとなる。
がある場合には、トランジスタ１４のゲートを適切に駆
動してこのトランジスタをターンオンさせ、パス１０上
の電位がほぼυＶになるようにする。一方、トランジス
タ１８はターンオフされ、従ってこのトランジスタには
電流が流れていないと仮定する。パスにおける低電位が
トランジスタ！２０のベースに到達し、このトランジス
タがターンオフされるので、集積回路１７の信号処理部
に接続したこのトランジスタのコレクタへの電流がしゃ
断される。次いでトランジスタ１４が再びターンオフさ
れた３９合、パスにおける電位は、抵抗１２と、当該環
境でのパスのキャパシタンス（本例でコンデンサ１１に
よって示す）との値の時定数に従って再び＋Ｕとなる。
パス１０が短い場合このコンデンサ１１が小さい値を有
するのでパス１０における信号の正方向縁部は比較的短
くなる。しかし都合上長いパス１０が必要である場合に
は、コンデンサ１１の値が増大し、パス１０における信
号の正方向縁部が極めて長くなり、従ってパス１０を介
する最大データ伝送速度が制限される。多くの場合抵抗
１２の値を減少することは簡単にはできず、その理由は
トランジスタ１４及び１８、並びにパスｌＯに接続され
る他の集積回路は比較的小さい電流しか送出できないか
らである。
するのでパス１０における信号の正方向縁部は比較的短
くなる。しかし都合上長いパス１０が必要である場合に
は、コンデンサ１１の値が増大し、パス１０における信
号の正方向縁部が極めて長くなり、従ってパス１０を介
する最大データ伝送速度が制限される。多くの場合抵抗
１２の値を減少することは簡単にはできず、その理由は
トランジスタ１４及び１８、並びにパスｌＯに接続され
る他の集積回路は比較的小さい電流しか送出できないか
らである。
互に極く近くに配置されかつ比較的短いパス１０を介し
て相互接続された多数の集積回路が劃−システムを構成
することがしばしばある。その場合具なるデータ信号及
び制御信号に対しかかるパス１０を複数個使用すること
もできる。かかる副システムは遠隔場所に配設した他の
副システムに接続されることがある。この目的のために
は、例えば、形式ＳＨ７４ＬＳ ｚ４５のパスドライ
バ及び受信機を使用することが既知であり、この形式の
パスドライバ及び受信機は各パスに対し２個の増幅器２
６及びｚ８を備え、第２図に示したようにパス１０を増
幅器２８の入力端子及び増幅器ｚ６の出力端子に接続す
る。これらトランジスタは切換可能であり、即ちこれら
トランジスタは入出力端子間の信号結線をライン２２を
介して供給する制御信号を介してしゃ断できる。ライン
２２に一方の値の制御信号が存在する場合には、例えば
、増幅器２６が作動し、一方、増幅器２８の作動が反転
回路２４を介して阻止されるので、増幅器２６の入力端
子及び増幅器２８の出力端子に接続したライン３０から
パス１０に低電位が供給される。ライン２２に他方の値
の信号が存在する場合には増幅器２６の作動が阻止され
かつ増幅器２８が作動するので、パス１０に存在する信
号値がライン８０に供給される。第１図におけるトラン
ジスタ１４及び１８の如き装置は、例えば、増幅器２６
及び２８の出・刃端子に接続され、従、つてパス１０に
加えて、遠隔の副システムに至るライン８０も抵抗３ｚ
を介して電源の一方の端子＋Ｕに接続される。しかしこ
の既知の回路配置は送信動作から受信動作への自動切換
を行うことができず、例えば、まず、低電位を介して直
ちに応動する遠隔の副システムにラインａＯを介して供
給するためパスｌＯ上に低レベル信号が形成され、従っ
てパス１０に接続したデータ送信機が再び高オーミック
になってもパス１０が低レベルに留るという態様におい
て上記自動切換を行うことができず、そうなるのは、ラ
イン２２上の信号を、パス１０に接続した副シス゛テム
においては簡単に知り得ない正しい瞬時に切換える必要
があるからである。
て相互接続された多数の集積回路が劃−システムを構成
することがしばしばある。その場合具なるデータ信号及
び制御信号に対しかかるパス１０を複数個使用すること
もできる。かかる副システムは遠隔場所に配設した他の
副システムに接続されることがある。この目的のために
は、例えば、形式ＳＨ７４ＬＳ ｚ４５のパスドライ
バ及び受信機を使用することが既知であり、この形式の
パスドライバ及び受信機は各パスに対し２個の増幅器２
６及びｚ８を備え、第２図に示したようにパス１０を増
幅器２８の入力端子及び増幅器ｚ６の出力端子に接続す
る。これらトランジスタは切換可能であり、即ちこれら
トランジスタは入出力端子間の信号結線をライン２２を
介して供給する制御信号を介してしゃ断できる。ライン
２２に一方の値の制御信号が存在する場合には、例えば
、増幅器２６が作動し、一方、増幅器２８の作動が反転
回路２４を介して阻止されるので、増幅器２６の入力端
子及び増幅器２８の出力端子に接続したライン３０から
パス１０に低電位が供給される。ライン２２に他方の値
の信号が存在する場合には増幅器２６の作動が阻止され
かつ増幅器２８が作動するので、パス１０に存在する信
号値がライン８０に供給される。第１図におけるトラン
ジスタ１４及び１８の如き装置は、例えば、増幅器２６
及び２８の出・刃端子に接続され、従、つてパス１０に
加えて、遠隔の副システムに至るライン８０も抵抗３ｚ
を介して電源の一方の端子＋Ｕに接続される。しかしこ
の既知の回路配置は送信動作から受信動作への自動切換
を行うことができず、例えば、まず、低電位を介して直
ちに応動する遠隔の副システムにラインａＯを介して供
給するためパスｌＯ上に低レベル信号が形成され、従っ
てパス１０に接続したデータ送信機が再び高オーミック
になってもパス１０が低レベルに留るという態様におい
て上記自動切換を行うことができず、そうなるのは、ラ
イン２２上の信号を、パス１０に接続した副シス゛テム
においては簡単に知り得ない正しい瞬時に切換える必要
があるからである。
従って第３図に示した本発明回路配置の実施例ではパス
１０をＰＮＰ トランジスタ４０のベース４１に接続し
、そのコレクタを基準電位ＯＶに接続する。パスｌＯは
抵抗４４を介してトランジスタ４０のエミッタ４８にも
接続する。第１及び２図において電源の一方の端子＋Ｕ
に直接接続される抵抗１２を、この抵抗４４で置換する
。トランジスタ４０のエミッタ４８は、抵抗３２を介し
て電源の一方の端子＋Ｕに接続されるラインａＯにも接
続する。
１０をＰＮＰ トランジスタ４０のベース４１に接続し
、そのコレクタを基準電位ＯＶに接続する。パスｌＯは
抵抗４４を介してトランジスタ４０のエミッタ４８にも
接続する。第１及び２図において電源の一方の端子＋Ｕ
に直接接続される抵抗１２を、この抵抗４４で置換する
。トランジスタ４０のエミッタ４８は、抵抗３２を介し
て電源の一方の端子＋Ｕに接続されるラインａＯにも接
続する。
パス１０に接続したデータ送信機がターンオンされた場
合、パスｌＯの電位はほぼＯＶになる。
合、パスｌＯの電位はほぼＯＶになる。
従ってライン３０の電位も減少し、即ち値ＵＢＥとなり
、即ち基準電圧０Ｖから、トランジスタ４０のベースエ
ミッタ電圧の分だけ正の値となる。その場合パス１０に
接続したデータ送信機のトランジスタにおける電流は一
部が抵抗４４を流れ、残りはトランジスタ４０のベース
４）を介して流れるので、このトランジスタのエミッタ
４３にはパス１０に比べ著しく大きい電流が流れ、従っ
て抵抗３２の値を比較的小さくすることができる。パス
１０に接続したデータ送信機が再びターンオフされた場
合、パス１０の比較的小さい静電容量が比較的大きい値
にできる抵抗４４を介して充電される。しかしライン３
０の静電容［，３１は比較的小さい値を有する抵抗３２
を介して充電されるのでライン３０においても比較的急
峻な正方向縁が得られる。抵抗３２の値はトランジスタ
４０の電流増幅度及びパス１０における最大許容電流に
応じて選定することができｔ第ａ図に示した回路配置数
個をパス１０に接続でき、その場合抵抗３２は並列に接
続されることを考慮する必要がある。しかしライン３０
が、トランジスタ４０の電流増幅度及びパス１０の許容
電流から求まる抵抗３２の最小許容値より大きい限定さ
れた特性インピーダンスを有する場合には、抵抗３２の
値はこの特性インピーダンスに等しく選定することもで
きる。
、即ち基準電圧０Ｖから、トランジスタ４０のベースエ
ミッタ電圧の分だけ正の値となる。その場合パス１０に
接続したデータ送信機のトランジスタにおける電流は一
部が抵抗４４を流れ、残りはトランジスタ４０のベース
４）を介して流れるので、このトランジスタのエミッタ
４３にはパス１０に比べ著しく大きい電流が流れ、従っ
て抵抗３２の値を比較的小さくすることができる。パス
１０に接続したデータ送信機が再びターンオフされた場
合、パス１０の比較的小さい静電容量が比較的大きい値
にできる抵抗４４を介して充電される。しかしライン３
０の静電容［，３１は比較的小さい値を有する抵抗３２
を介して充電されるのでライン３０においても比較的急
峻な正方向縁が得られる。抵抗３２の値はトランジスタ
４０の電流増幅度及びパス１０における最大許容電流に
応じて選定することができｔ第ａ図に示した回路配置数
個をパス１０に接続でき、その場合抵抗３２は並列に接
続されることを考慮する必要がある。しかしライン３０
が、トランジスタ４０の電流増幅度及びパス１０の許容
電流から求まる抵抗３２の最小許容値より大きい限定さ
れた特性インピーダンスを有する場合には、抵抗３２の
値はこの特性インピーダンスに等しく選定することもで
きる。
しかしライン３ｕが小さい容置性負荷を呈する極く短い
ものである場合には、上記の場合に代えて抵抗３２の値
を大きく選定してシステム全体の電流消費を低減できる
。抵抗４４の値はパス１０の迅速−・な充電を可能なら
しめるよう十分小さくする必要があるが、トランジスタ
４０の電流増幅度が過度に低減される程小さくすべきで
はない。
ものである場合には、上記の場合に代えて抵抗３２の値
を大きく選定してシステム全体の電流消費を低減できる
。抵抗４４の値はパス１０の迅速−・な充電を可能なら
しめるよう十分小さくする必要があるが、トランジスタ
４０の電流増幅度が過度に低減される程小さくすべきで
はない。
データ送信機のターンオンされていないトランジスタが
第３図に示した回路配置におけるパス１０に接続されて
いるが、他の回路配置、特に第８図に示したものに対応
する他の回路配置からライン３０を介して低電位が供給
された場合、この電位は抵抗４４及びパス１０を介して
、これら抵抗及びパスに接続したデータ受信機の入力端
子に供給される。データ送信機のターンオフされたトラ
ンジスタ及びデータ受信機の入力端子は比較的高オーミ
ックであるから、パスｌＯの静電容量を抵抗４４を介し
てライン３０の低電位へ放電させて、ライン８０におけ
る負方向信号縁がパス１０へ迅速に転送されるようにす
ることを必要とするに過ぎない。従って第３図に示した
回路配置は、信号方向を逆にする必要なしに両方の信号
方向に対して作動する。
第３図に示した回路配置におけるパス１０に接続されて
いるが、他の回路配置、特に第８図に示したものに対応
する他の回路配置からライン３０を介して低電位が供給
された場合、この電位は抵抗４４及びパス１０を介して
、これら抵抗及びパスに接続したデータ受信機の入力端
子に供給される。データ送信機のターンオフされたトラ
ンジスタ及びデータ受信機の入力端子は比較的高オーミ
ックであるから、パスｌＯの静電容量を抵抗４４を介し
てライン３０の低電位へ放電させて、ライン８０におけ
る負方向信号縁がパス１０へ迅速に転送されるようにす
ることを必要とするに過ぎない。従って第３図に示した
回路配置は、信号方向を逆にする必要なしに両方の信号
方向に対して作動する。
第４図に示した本発明回路配置の他の実施例で一□・・
はトランジスタをＰチャンネＡＩ電界効果トランジスタ
４６として構成する。そのドレイン４８は基準電位０■
に接続し、そのソース４９はライン３０、抵抗３２及び
抵抗４４の一端に接続し、そのゲート４７は抵抗４４の
他端及びパス１０に接続する。本例の動作は第３図の実
施例と正確に同一であり、パス１０及びライン３０にお
ける電位の差を高信頼度の信号伝送に好適ならしめるた
めトランジスタ４６に対し適切な閾値を選定することの
み必要とするに過ぎない。
はトランジスタをＰチャンネＡＩ電界効果トランジスタ
４６として構成する。そのドレイン４８は基準電位０■
に接続し、そのソース４９はライン３０、抵抗３２及び
抵抗４４の一端に接続し、そのゲート４７は抵抗４４の
他端及びパス１０に接続する。本例の動作は第３図の実
施例と正確に同一であり、パス１０及びライン３０にお
ける電位の差を高信頼度の信号伝送に好適ならしめるた
めトランジスタ４６に対し適切な閾値を選定することの
み必要とするに過ぎない。
第１図は普通のパスを複数のデータ送信機及び受信機と
共に示す回路図、 第２図は可逆伝送方向を有するデータパスを延設するた
めの既知の回路配置を示すブロック図、第８図は本発明
回路配置の実施例を示す回路図、第４図は本発明回路配
置の他の実施例を示す回路図である。 １０・・・パス １３ 、１７・・・集積
回路２６ 、２８・・・増幅器
共に示す回路図、 第２図は可逆伝送方向を有するデータパスを延設するた
めの既知の回路配置を示すブロック図、第８図は本発明
回路配置の実施例を示す回路図、第４図は本発明回路配
置の他の実施例を示す回路図である。 １０・・・パス １３ 、１７・・・集積
回路２６ 、２８・・・増幅器
Claims (1)
- 【特許請求の範囲】 １、少なくとも第１抵抗を電源の一方の端子に接続した
ラインと、一方の２進信号値に対し低オーミックである
少なくとも１個のデータ送信機及び比較的高い入力抵抗
を有する少なくとも１個のデータ受信機に接続したパス
との間に接続する２進信号の双方向伝送用回路配置にお
いて、トランジスタ（４０；４６）を設け、その一方の
主要端子（４３；４９）を第２抵抗（４４）を介してこ
のトランジスタ（４０；４６）の制御端子（４１；４７
）に接続し、この制御端子（４１；４７）をパス（１０
）に接続する一方、前記トランジスタの他方主要端子（
４２；４８）を電源の他方端子（０Ｖ）に接続する構成
としたことを特徴とする２進信号の双方向伝送用回路配
置。 ２、前記トランジスタがバイポーラＰＮＰトランジスタ
（４０）であり、第１抵抗（３２）をこのトランジスタ
（４０）の極く近くに配設する特許請求の範囲第１項記
載の２進信号の双方向伝送用回路配置。 ３、前記トランジスタがＰチャンネル電界効果トランジ
スタであり、第１抵抗（３２）をトランジスタ（４６）
の極く近くに配設する特許請求の範囲第１項記載の２進
信号の双方向伝送用回路配置。 ４、第１抵抗（３２）の値がライン（３０）の特性イン
ピーダンスに対応し、第２抵抗（４４）の値を前記イン
ピーダンスの少なくとも１０倍とする特許請求の範囲第
１、２又は３項記載の２進信号の双方向伝送用回路配置
。 ５、第１抵抗（３２）の値を、パス（１０）の出力負荷
能力及びトランジスタ（４０）の電流増幅度に対応する
よう選定する特許請求の範囲第２項記載の２進信号の双
方向伝送用回路配置。 ６、少なくとも第１抵抗を電源の一方の端子に接続した
ラインと、一方の２進信号値に対し低オーミックである
少なくとも１個のデータ送信機及び比較的高い入力抵抗
を有する少なくとも１個のデータ受信機に接続したパス
との間に接続する２進信号の双方向伝送用回路配置にお
いて、トランジスタ（４０；４６）を設け、その一方の
主要端子（４３；４９）を第２抵抗（４４）を介してこ
のトランジスタ（４０；４６）の制御端子（４１；４７
）に接続し、この制御端子（４１；４７）をパス（１０
）に接続する一方、前記トランジスタの他方主要端子（
４２；４８）を電源の他方端子（０Ｖ）に接続する２進
信号の双方向伝送用回路配置を備えたことを特徴とする
パスシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843429982 DE3429982A1 (de) | 1984-08-16 | 1984-08-16 | Schaltungsanordnung zum uebertragen von binaeren signalen |
| DE3429982.3 | 1984-08-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6152047A true JPS6152047A (ja) | 1986-03-14 |
| JPH0775346B2 JPH0775346B2 (ja) | 1995-08-09 |
Family
ID=6243071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177044A Expired - Lifetime JPH0775346B2 (ja) | 1984-08-16 | 1985-08-13 | データバスシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4726034A (ja) |
| EP (1) | EP0171125B1 (ja) |
| JP (1) | JPH0775346B2 (ja) |
| CA (1) | CA1257355A (ja) |
| DE (2) | DE3429982A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62207878A (ja) * | 1986-03-10 | 1987-09-12 | Agency Of Ind Science & Technol | 化学めつき用触媒ペ−ストを用いた金属めつき方法 |
| JPS62207876A (ja) * | 1986-03-10 | 1987-09-12 | Agency Of Ind Science & Technol | ポリ塩化ビニリデン成形体の金属めつき方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2213027B (en) * | 1987-12-01 | 1992-03-04 | Texas Instruments Ltd | A digital electronic system |
| JPH0683118B2 (ja) * | 1988-01-19 | 1994-10-19 | 日本電気株式会社 | 直流終端回路 |
| US5150112A (en) * | 1988-10-10 | 1992-09-22 | Robert Bosch Gmbh | Interface for use between two communication units |
| TW198778B (ja) * | 1991-04-29 | 1993-01-21 | Philips Nv | |
| US7348803B2 (en) * | 2005-06-24 | 2008-03-25 | Integrated Electronic Solutions Pty. Ltd. | Bi-directional bus buffer |
| US7840734B2 (en) * | 2006-12-21 | 2010-11-23 | Hendon Semiconductors Pty Ltd. | Simple bus buffer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600696A (en) * | 1969-08-08 | 1971-08-17 | Singer General Precision | Complementary paired transistor circuit arrangements |
| US3718780A (en) * | 1971-02-23 | 1973-02-27 | Hitachi Ltd | Active pulse transmission circuit for an integrated circuit |
| US3924198A (en) * | 1971-08-12 | 1975-12-02 | Tektronix Inc | Transistor amplifier having single control to simultaneously adjust level input resistance and input voltage |
| FR2199920A5 (ja) * | 1972-06-16 | 1974-04-12 | Materiel Telephonique | |
| US4289977A (en) * | 1978-06-12 | 1981-09-15 | E-Systems, Inc. | CMOS Compatible bipolar drive circuit with protective clamp |
| NL7810300A (nl) * | 1978-10-13 | 1980-04-15 | Philips Nv | Elektronische relaisinrichting. |
| JPS58194430A (ja) * | 1982-05-07 | 1983-11-12 | Nec Corp | インタ−フエ−ス回路 |
-
1984
- 1984-08-16 DE DE19843429982 patent/DE3429982A1/de not_active Withdrawn
-
1985
- 1985-08-06 DE DE8585201273T patent/DE3580539D1/de not_active Expired - Lifetime
- 1985-08-06 EP EP85201273A patent/EP0171125B1/de not_active Expired - Lifetime
- 1985-08-12 US US06/765,031 patent/US4726034A/en not_active Expired - Fee Related
- 1985-08-13 JP JP60177044A patent/JPH0775346B2/ja not_active Expired - Lifetime
- 1985-08-14 CA CA000488727A patent/CA1257355A/en not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62207878A (ja) * | 1986-03-10 | 1987-09-12 | Agency Of Ind Science & Technol | 化学めつき用触媒ペ−ストを用いた金属めつき方法 |
| JPS62207876A (ja) * | 1986-03-10 | 1987-09-12 | Agency Of Ind Science & Technol | ポリ塩化ビニリデン成形体の金属めつき方法 |
| JPH0258355B2 (ja) * | 1986-03-10 | 1990-12-07 | Kogyo Gijutsu Incho | |
| JPH0258356B2 (ja) * | 1986-03-10 | 1990-12-07 | Kogyo Gijutsu Incho |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3429982A1 (de) | 1986-02-27 |
| EP0171125B1 (de) | 1990-11-14 |
| US4726034A (en) | 1988-02-16 |
| CA1257355A (en) | 1989-07-11 |
| DE3580539D1 (de) | 1990-12-20 |
| JPH0775346B2 (ja) | 1995-08-09 |
| EP0171125A3 (en) | 1987-10-14 |
| EP0171125A2 (de) | 1986-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4703198A (en) | Bi-directional data transfer circuit that is directionally responsive to the impedance condition of an associated input/output port of a microcomputer | |
| US5541535A (en) | CMOS simultaneous transmission bidirectional driver/receiver | |
| US4994690A (en) | Split level bus | |
| CA1044334A (en) | Sense amplifier with tri-state bus line capabilities | |
| AU6538996A (en) | Universal sender device | |
| US5298807A (en) | Buffer circuitry for transferring signals from TTL circuitry to dual range CMOS circuitry | |
| US4581550A (en) | TTL tristate device with reduced output capacitance | |
| JPS6152047A (ja) | データバスシステム | |
| US5598110A (en) | Detector circuit for use with tri-state logic devices | |
| US4517476A (en) | ECL Gate having emitter bias current switched by input signal | |
| CA1338155C (en) | Bidirection buffer with latch and parity capability | |
| US5142168A (en) | Emitter-coupled logic balanced signal transmission circuit | |
| JP3498843B2 (ja) | データ伝送装置 | |
| US5266847A (en) | High speed data transceiver | |
| US4596940A (en) | Three state differential ECL bus driver | |
| EP0273630A2 (en) | Improved line receiver | |
| US5485116A (en) | Power diverting circuit | |
| US5053643A (en) | Integrated circuit including output circuit having input logic controlled by output logic | |
| JP3159247B2 (ja) | 入力回路 | |
| US6211722B1 (en) | Low voltage high speed multiplexer and latch | |
| EP0207962B1 (en) | Tri-state driver circuit | |
| US5539350A (en) | Common mode logic line driver switching stage | |
| US3983324A (en) | Full duplex driver/receiver | |
| US3934157A (en) | TTL circuit | |
| US5093587A (en) | ECL bidirectional bus for use in a network with modules which employs high resistance interconnect technology between module |