JPS6151358B2 - - Google Patents
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- JPS6151358B2 JPS6151358B2 JP54016399A JP1639979A JPS6151358B2 JP S6151358 B2 JPS6151358 B2 JP S6151358B2 JP 54016399 A JP54016399 A JP 54016399A JP 1639979 A JP1639979 A JP 1639979A JP S6151358 B2 JPS6151358 B2 JP S6151358B2
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241000287107 Passer Species 0.000 description 1
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- 239000000470 constituent Substances 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明はフリツプフロツプ回路より構成され
る半導体メモリセルに読出し、書込み回路が接続
された半導体記憶装置に関する。
る半導体メモリセルに読出し、書込み回路が接続
された半導体記憶装置に関する。
最近の半導体記憶装置はますます大容量化、高
速化さらには低電力化が進んでいる。このような
大容量化、高速化を計るために従来は主として製
造プロセス上ホトエツチング技術の向上によるト
ランジスタ寸法の縮小、拡散プロセスにおいて酸
化膜絶縁法によるベースと絶縁距離の縮小、ある
いはベースとエミツタ間のマージを無くしたウオ
ールドエミツタ等によつてなされて来た。しかし
このような製造プロセス上の技術向上に加えて回
路上要求される性能を悪くせず使用される素子や
配線を削減できるならその効果は非常に大きいと
考えられる。
速化さらには低電力化が進んでいる。このような
大容量化、高速化を計るために従来は主として製
造プロセス上ホトエツチング技術の向上によるト
ランジスタ寸法の縮小、拡散プロセスにおいて酸
化膜絶縁法によるベースと絶縁距離の縮小、ある
いはベースとエミツタ間のマージを無くしたウオ
ールドエミツタ等によつてなされて来た。しかし
このような製造プロセス上の技術向上に加えて回
路上要求される性能を悪くせず使用される素子や
配線を削減できるならその効果は非常に大きいと
考えられる。
一般にフリツプフロツプを用いた従来の半導体
記憶装置は第１図に示すようにトランジスタ
Q1，Q2の一方のベースが他方のコレクタと互に
接続され、エミツタは共通に接続され、コレクタ
は抵抗R1，R2の一端にそれぞれ接続され、抵抗
R1，R2とそれぞれ並列にシヨツトキパリヤダイ
オードD1，D2が接続されてフリツプフロツプ、
つまりメモリセルが構成されていた。抵抗R1，
R2の各他端は高レベルワード線ＷTに、トランジ
スタQ1，Q2のエミツタは低レベルワード線ＷBに
それぞれ接続され読出し、書込み回路としてトラ
ンジスタQ3，Q4がトランジスタQ1，Q2にそれぞ
れマルチエミツタ構成として設けられ、これらト
ランジスタQ3，Q4の各エミツタはそれぞれ読出
し、書込み線、いわゆるデジツト線Diに接続
されていた。この従来の記憶装置では必要とする
配線量はこのフリツプフロツプの内容を検出ある
いは書込むための相補的な２本のデジツト線Di
とフリツプフロツプを構成するトランジスタ
Q1，Q2の共通エミツタを接続するワード線ＷBと
負荷抵抗R1，R2の他端を接続するワード線ＷTと
の２本の合計４本に対するものが必要であつた。
また素子数は負荷抵抗R1，R2の２個、マルチエ
ミツタトランジスタQ1，Q3，Q2，Q4の２個、抵
抗と並列に接続されるシヨツトキパリヤダイオー
ドD1，D2の２個計６素子である。このような記
憶装置C1，C2……が複数のワード線ＷT、ＷB対
とデジツト線Ｄ対との各交叉点において接続さ
れていた。このように従来の記憶装置は配線数及
び素子数が多かつた。
記憶装置は第１図に示すようにトランジスタ
Q1，Q2の一方のベースが他方のコレクタと互に
接続され、エミツタは共通に接続され、コレクタ
は抵抗R1，R2の一端にそれぞれ接続され、抵抗
R1，R2とそれぞれ並列にシヨツトキパリヤダイ
オードD1，D2が接続されてフリツプフロツプ、
つまりメモリセルが構成されていた。抵抗R1，
R2の各他端は高レベルワード線ＷTに、トランジ
スタQ1，Q2のエミツタは低レベルワード線ＷBに
それぞれ接続され読出し、書込み回路としてトラ
ンジスタQ3，Q4がトランジスタQ1，Q2にそれぞ
れマルチエミツタ構成として設けられ、これらト
ランジスタQ3，Q4の各エミツタはそれぞれ読出
し、書込み線、いわゆるデジツト線Diに接続
されていた。この従来の記憶装置では必要とする
配線量はこのフリツプフロツプの内容を検出ある
いは書込むための相補的な２本のデジツト線Di
とフリツプフロツプを構成するトランジスタ
Q1，Q2の共通エミツタを接続するワード線ＷBと
負荷抵抗R1，R2の他端を接続するワード線ＷTと
の２本の合計４本に対するものが必要であつた。
また素子数は負荷抵抗R1，R2の２個、マルチエ
ミツタトランジスタQ1，Q3，Q2，Q4の２個、抵
抗と並列に接続されるシヨツトキパリヤダイオー
ドD1，D2の２個計６素子である。このような記
憶装置C1，C2……が複数のワード線ＷT、ＷB対
とデジツト線Ｄ対との各交叉点において接続さ
れていた。このように従来の記憶装置は配線数及
び素子数が多かつた。
この発明の第１の目的は従来１メモリセル当り
４本必要であつた配線数を３本に減ずることにあ
る。この発明の第２の目的は１メモリセル当りの
配線数を３本にし、しかも素子数を従来と実効的
に同一かあるいは減ずることにある。
４本必要であつた配線数を３本に減ずることにあ
る。この発明の第２の目的は１メモリセル当りの
配線数を３本にし、しかも素子数を従来と実効的
に同一かあるいは減ずることにある。
例えば第２図に第１図と対応する部分に同一符
号を付けて示す。即ちトランジスタQ1，Q2、抵
抗R1，R2、によりフリツプフロツプFFが構成さ
れ、その抵抗R1，R2は高レベルワード線ＷTに接
続されトランジスタQ1，Q2のエミツタは低レベ
ルワード線ＷBに接続される。この発明において
は読出し、書込み回路１１が設けられこの読出
し、書込み回路１１はトランジスタQ1，Q2に接
続されると共に唯１本のデジツト線Diと接続さ
れる。
号を付けて示す。即ちトランジスタQ1，Q2、抵
抗R1，R2、によりフリツプフロツプFFが構成さ
れ、その抵抗R1，R2は高レベルワード線ＷTに接
続されトランジスタQ1，Q2のエミツタは低レベ
ルワード線ＷBに接続される。この発明において
は読出し、書込み回路１１が設けられこの読出
し、書込み回路１１はトランジスタQ1，Q2に接
続されると共に唯１本のデジツト線Diと接続さ
れる。
読出し、書込み回路１１は例えば第３図に第２
図と対応する部分に同一符号を付けて示すように
トランジスタQ3が設けられ、そのベースはトラ
ンジスタQ1のベースと接続され、コレクタは抵
抗R3を通じてトランジスタQ1のコレクタと接続
され、エミツタはデジツト線Ｄに接続され、更に
コレクタ及びベース間にシヨツトキパリヤダイオ
ードD3が接続される。負荷抵抗R1，のみこれと
並列にシヨツトキパリヤダイオードD1が接続さ
れる。トランジスタQ1，Q3はマルチエミツタト
ランジスタと同様に構成される。
図と対応する部分に同一符号を付けて示すように
トランジスタQ3が設けられ、そのベースはトラ
ンジスタQ1のベースと接続され、コレクタは抵
抗R3を通じてトランジスタQ1のコレクタと接続
され、エミツタはデジツト線Ｄに接続され、更に
コレクタ及びベース間にシヨツトキパリヤダイオ
ードD3が接続される。負荷抵抗R1，のみこれと
並列にシヨツトキパリヤダイオードD1が接続さ
れる。トランジスタQ1，Q3はマルチエミツタト
ランジスタと同様に構成される。
メモリセルの内容を読出すにはデジツト線Ｄの
一端に読出し用トランジスタQ5のエミツタが接
続され、そのトランジスタQ5のコレクタは抵抗
R4を通じて接地されコレクタより出力端子１２
が導出され、デジツト線Ｄの他端は定電流源１３
を通じて抵電位端に接続される。トランジスタ
Q5のベースには高レベルワード線ＷTのレベルよ
り約200mV低いレベル、即ちトランジスタQ3の
ベース電位の高レベル状態と低レベル状態との中
間に相当するレベルが与えられ、トランジスタ
Q3のベース電位が高レベルにあるか低レベルに
あるかを検出する。
一端に読出し用トランジスタQ5のエミツタが接
続され、そのトランジスタQ5のコレクタは抵抗
R4を通じて接地されコレクタより出力端子１２
が導出され、デジツト線Ｄの他端は定電流源１３
を通じて抵電位端に接続される。トランジスタ
Q5のベースには高レベルワード線ＷTのレベルよ
り約200mV低いレベル、即ちトランジスタQ3の
ベース電位の高レベル状態と低レベル状態との中
間に相当するレベルが与えられ、トランジスタ
Q3のベース電位が高レベルにあるか低レベルに
あるかを検出する。
今もしトランジスタQ1が導通しているならそ
のベース電位はワード線ＷTのレベルと等しいは
ずであるので、トランジスタQ3が導通してデジ
ツト線Ｄのレベルが高くなり読出し用トランジス
タQ5は導通しない。よつて定電流源１３の読出
し電流ＩDは情報検出用抵抗R4を流れない。逆に
トランジスタQ2が導通している場合はトランジ
スタQ3のベース電位はほぼ低レベルワード線ＷB
の電位にあり読出し用トランジスタQ5のベース
電位より低くなる。従つてトランジスタQ5が導
通して定電流源１３の読出し電流ＩDは情報検出
用抵抗R4を流れる。このようにして第３図に示
したメモリセルの読出し動作は従来から公知であ
るマルチエミツタメモリセルの読出し動作とまつ
たく同様に行うことができる。
のベース電位はワード線ＷTのレベルと等しいは
ずであるので、トランジスタQ3が導通してデジ
ツト線Ｄのレベルが高くなり読出し用トランジス
タQ5は導通しない。よつて定電流源１３の読出
し電流ＩDは情報検出用抵抗R4を流れない。逆に
トランジスタQ2が導通している場合はトランジ
スタQ3のベース電位はほぼ低レベルワード線ＷB
の電位にあり読出し用トランジスタQ5のベース
電位より低くなる。従つてトランジスタQ5が導
通して定電流源１３の読出し電流ＩDは情報検出
用抵抗R4を流れる。このようにして第３図に示
したメモリセルの読出し動作は従来から公知であ
るマルチエミツタメモリセルの読出し動作とまつ
たく同様に行うことができる。
次に書込み動作について説明する。まずトラン
ジスタQ2が導通している場合、即ちメモリセル
が“１”の状態は読出し用トランジスタQ5のベ
ース電位を下げてデジツト線Ｄの電位を強制的に
トランジスタQ3が導通する程度に下げる。読出
し電流としてデジツト線に接続されている定電流
源１３の電流ＩDは抵抗R1，R3、トランジスタQ3
を介して流れ、少なくとも抵抗R1の電圧降下が
150mV以上になるとワード線ＷBのインピーダン
スがワード線ＷB，ＷT間に存在する複数個のメモ
リセルのインピーダンスで決められる非常に低い
状態にあつてこれ等セルを流れる電流によりワー
ド線ＷBの電位はほぼ一定に保持されてワード線
ＷBの電位はデジツト線Ｄの電位低下に追従しな
いためトランジスタQ2は直ちにオフになる。
ジスタQ2が導通している場合、即ちメモリセル
が“１”の状態は読出し用トランジスタQ5のベ
ース電位を下げてデジツト線Ｄの電位を強制的に
トランジスタQ3が導通する程度に下げる。読出
し電流としてデジツト線に接続されている定電流
源１３の電流ＩDは抵抗R1，R3、トランジスタQ3
を介して流れ、少なくとも抵抗R1の電圧降下が
150mV以上になるとワード線ＷBのインピーダン
スがワード線ＷB，ＷT間に存在する複数個のメモ
リセルのインピーダンスで決められる非常に低い
状態にあつてこれ等セルを流れる電流によりワー
ド線ＷBの電位はほぼ一定に保持されてワード線
ＷBの電位はデジツト線Ｄの電位低下に追従しな
いためトランジスタQ2は直ちにオフになる。
メモリセルの内容が“０”の場合、即ちトラン
ジスタQ1が導通している場合このセルを“１”
にするには“０”を書込む場合と同様にデジツト
線Ｄの電位を強制的に下げてトランジスタQ3を
導通させると共にデジツト線Ｄにスイツチ１４を
介して定電流源１５を接続しデジツト線Ｄを流れ
る電流としてＩDの他にＩWを追加する。電流ＩD
及びＩWの値を第４図に示すようにＩDを単位１の
電流に、ＩD＋ＩWを単位４の電流に選択する。ト
ランジスタQ1のコレクタ電位ＶC1はダイオード
D1の存在により電流単位３以上では一定に保持
されるためトランジスタQ1のベース電位、即ち
トランジスタQ2のコレクタ電位ＶC2はトランジ
スタQ2のベース電位、即ちトランジスタQ1のコ
レクタ電位ＶC1より低くなる。この状態ではトラ
ンジスタQ1，Q2は共に導通していないが、ここ
で電流ＩD及び電流ＩWをゼロにすると両コレクタ
電位ＶC1，ＶC2は上述の電流電流ＩD＋電流ＩWが
流れていた状態を初期値として抵抗R1及びその
コレクタ点の容量による時定数、抵抗R2及びそ
のコレクタ点の時定数によりそれぞれ高いレベル
に遷移する。これ等２つの時定数にそれほどの差
がないとすると初期値としての電位ＶC1の方が電
位ＶC2よりも高レベルにあるため最終状態ではト
ランジスタQ2が導通し、トランジスタQ1は導通
せず、“１”書込みが完了する。
ジスタQ1が導通している場合このセルを“１”
にするには“０”を書込む場合と同様にデジツト
線Ｄの電位を強制的に下げてトランジスタQ3を
導通させると共にデジツト線Ｄにスイツチ１４を
介して定電流源１５を接続しデジツト線Ｄを流れ
る電流としてＩDの他にＩWを追加する。電流ＩD
及びＩWの値を第４図に示すようにＩDを単位１の
電流に、ＩD＋ＩWを単位４の電流に選択する。ト
ランジスタQ1のコレクタ電位ＶC1はダイオード
D1の存在により電流単位３以上では一定に保持
されるためトランジスタQ1のベース電位、即ち
トランジスタQ2のコレクタ電位ＶC2はトランジ
スタQ2のベース電位、即ちトランジスタQ1のコ
レクタ電位ＶC1より低くなる。この状態ではトラ
ンジスタQ1，Q2は共に導通していないが、ここ
で電流ＩD及び電流ＩWをゼロにすると両コレクタ
電位ＶC1，ＶC2は上述の電流電流ＩD＋電流ＩWが
流れていた状態を初期値として抵抗R1及びその
コレクタ点の容量による時定数、抵抗R2及びそ
のコレクタ点の時定数によりそれぞれ高いレベル
に遷移する。これ等２つの時定数にそれほどの差
がないとすると初期値としての電位ＶC1の方が電
位ＶC2よりも高レベルにあるため最終状態ではト
ランジスタQ2が導通し、トランジスタQ1は導通
せず、“１”書込みが完了する。
第３図では抵抗R1と並列に入つているダイオ
ードD1はコレクタ電位ＶC1のレベルをクランプす
るためのものであり、この発明によるメモリセル
に特に必要と言うわけではない。またダイオード
D3はトランジスタQ1のベースとコレクタージヤ
ンクシヨンとの間をクランプしてそのコレクタ電
位ＶC3がそのベース電位よりも下らないようにす
るものであり、金拡散等によりトランジスタの飽
和領域での動作が保証されている場合は特に必要
としない。
ードD1はコレクタ電位ＶC1のレベルをクランプす
るためのものであり、この発明によるメモリセル
に特に必要と言うわけではない。またダイオード
D3はトランジスタQ1のベースとコレクタージヤ
ンクシヨンとの間をクランプしてそのコレクタ電
位ＶC3がそのベース電位よりも下らないようにす
るものであり、金拡散等によりトランジスタの飽
和領域での動作が保証されている場合は特に必要
としない。
抵抗R3は抵抗R1，R2同様に独立した抵抗領域
に作つても良いが、またマルチエミツタトランジ
スタQ1，Q3のコレクタ領域に存在する抵抗を利
用することができる。即ち一般にトランジスタに
おいてコレクタ領域内にその抵抗値を小さくする
ため同一導電形式の高濃の埋込層を設けることが
多い。従つてトランジスタQ3のエミツタ直下か
らトランジスタQ1のエミツタ直下部分のコレク
タ埋込層を除きこのコレクタ領域の抵抗により抵
抗R3を等価的に作ることができる。更にトラン
ジスタQ1のコレクタは第５図に示すようにトラ
ンジスタのQ3のコレクタに直接接続されていて
もよい。従つてマルチエミツタトランジスタ
Q1，Q3の埋込層を全面的にはぶき、トランジス
タの飽和抵抗を抵抗R3としても利用できる。こ
の場合で意識的にトランジスタQ3のコレクタ飽
和抵抗γSCを高くすることにより第３図に示した
ものと同様のメモリ動作が可能である。
に作つても良いが、またマルチエミツタトランジ
スタQ1，Q3のコレクタ領域に存在する抵抗を利
用することができる。即ち一般にトランジスタに
おいてコレクタ領域内にその抵抗値を小さくする
ため同一導電形式の高濃の埋込層を設けることが
多い。従つてトランジスタQ3のエミツタ直下か
らトランジスタQ1のエミツタ直下部分のコレク
タ埋込層を除きこのコレクタ領域の抵抗により抵
抗R3を等価的に作ることができる。更にトラン
ジスタQ1のコレクタは第５図に示すようにトラ
ンジスタのQ3のコレクタに直接接続されていて
もよい。従つてマルチエミツタトランジスタ
Q1，Q3の埋込層を全面的にはぶき、トランジス
タの飽和抵抗を抵抗R3としても利用できる。こ
の場合で意識的にトランジスタQ3のコレクタ飽
和抵抗γSCを高くすることにより第３図に示した
ものと同様のメモリ動作が可能である。
以上説明したようにこの発明の半導体記憶装置
によれば読出し書込み回路１１は１本のデジツト
線のみに接続すればよく、従来各メモリセルにつ
き４本の配線を必要としたが、この発明では３本
の配線で済み、しかも構成素子数は従来と同一乃
至は小とすることができる。
によれば読出し書込み回路１１は１本のデジツト
線のみに接続すればよく、従来各メモリセルにつ
き４本の配線を必要としたが、この発明では３本
の配線で済み、しかも構成素子数は従来と同一乃
至は小とすることができる。
第１図は従来の半導体記憶装置の構成を示す
図、第２図はこの発明による半導体記憶装置の構
成を示す図、第３図はこの発明の半導体記憶装置
の具体的な実施例を示す図、第４図はこの発明の
半導体記憶装置の動作を説明するための電流―コ
レクタ電圧特性図、第５図はこの発明の半導体記
憶装置の他の実施例を示す図である。 ＷT，ＷB：ワード線、Ｄ，Ｄi，Ｄi＋１：読出
し書込み線（デジツト線）、１１：読出し書込み
回路。
図、第２図はこの発明による半導体記憶装置の構
成を示す図、第３図はこの発明の半導体記憶装置
の具体的な実施例を示す図、第４図はこの発明の
半導体記憶装置の動作を説明するための電流―コ
レクタ電圧特性図、第５図はこの発明の半導体記
憶装置の他の実施例を示す図である。 ＷT，ＷB：ワード線、Ｄ，Ｄi，Ｄi＋１：読出
し書込み線（デジツト線）、１１：読出し書込み
回路。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のトランジスタのベース及びコ
レクタが互に接続され、これ等第１及び第２のト
ランジスタのエミツタは共通に接続され、これ等
第１及び第２のトランジスタのコレクタに第１及
び第２の負荷抵抗がそれぞれ接続された半導体メ
モリセルと、上記第１及び第２のトランジスタの
両コレクタと唯１本の読出し書込み信号線との間
に接続された読出し書込み回路とを含み、前記読
出し書込み回路を介して前記第１及び第２の負荷
抵抗の少なくとも一方に電流を流して書込み動作
を行なうことを特徴とする半導体記憶装置。 ２ 前記読出し書込み回路は第３トランジスタを
有し、このトランジスタのエミツタは前記読出し
書込み信号線に、コレクタは、抵抗領域を通じて
上記第１トランジスタのコレクタに、ベースは上
記第２トランジスタのコレクタにそれぞれ接続さ
れていることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1639979A JPS55108992A (en) | 1979-02-15 | 1979-02-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1639979A JPS55108992A (en) | 1979-02-15 | 1979-02-15 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108992A JPS55108992A (en) | 1980-08-21 |
| JPS6151358B2 true JPS6151358B2 (ja) | 1986-11-08 |
Family
ID=11915161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1639979A Granted JPS55108992A (en) | 1979-02-15 | 1979-02-15 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55108992A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835032A (ja) * | 1981-08-27 | 1983-03-01 | Nissan Motor Co Ltd | 歯面の追加工装置 |
| JPS5835031A (ja) * | 1981-08-27 | 1983-03-01 | Nissan Motor Co Ltd | 歯面の追加工装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046454A (ja) * | 1973-08-06 | 1975-04-25 | ||
| JPS5362434A (en) * | 1976-11-16 | 1978-06-03 | Mitsubishi Electric Corp | C-mos memory element |
-
1979
- 1979-02-15 JP JP1639979A patent/JPS55108992A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046454A (ja) * | 1973-08-06 | 1975-04-25 | ||
| JPS5362434A (en) * | 1976-11-16 | 1978-06-03 | Mitsubishi Electric Corp | C-mos memory element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108992A (en) | 1980-08-21 |
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