JPS60147999A - バイポーラ・メモリ・セル - Google Patents
バイポーラ・メモリ・セルInfo
- Publication number
- JPS60147999A JPS60147999A JP59263701A JP26370184A JPS60147999A JP S60147999 A JPS60147999 A JP S60147999A JP 59263701 A JP59263701 A JP 59263701A JP 26370184 A JP26370184 A JP 26370184A JP S60147999 A JPS60147999 A JP S60147999A
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- JP
- Japan
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- transistor
- emitter
- collector
- base
- coupled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
贅明つ分野
本発明は、一般的には、バイポーラ・メモリ・セルに関
するものであり、詳細にはＰＨ７’ ｙ負荷として有す
るバイポーラ・メモリ・セルに関する。
するものであり、詳細にはＰＨ７’ ｙ負荷として有す
るバイポーラ・メモリ・セルに関する。
背景技４帖
メモリ・セルは、情報が低電流待機（ｚｔａｎｄ−ｂｙ
）モードＣ二て記憶され、高電流モードにて書込み又は
続出される回路である。
）モードＣ二て記憶され、高電流モードにて書込み又は
続出される回路である。
あるバイポーラ・メモリ・セルは、ラッチ回路として動
作する１対の交差結合マルチ−エミッタ・トランジスタ
よりなる。トランジスタのペースは、相互のコレクタ（
二交差結合される。各トランジスタのｆ１１エミッタは
、待機電流ドレイン線Ｃ二接続される。第１トランジス
タの第２エミツタは、′ｓ１ビット線に接続され、第２
トランジスタの第２エミツタはＶ第２ビット線−二接続
される。コレクタは、更に負荷により行及び列の選択線
に接続される。
作する１対の交差結合マルチ−エミッタ・トランジスタ
よりなる。トランジスタのペースは、相互のコレクタ（
二交差結合される。各トランジスタのｆ１１エミッタは
、待機電流ドレイン線Ｃ二接続される。第１トランジス
タの第２エミツタは、′ｓ１ビット線に接続され、第２
トランジスタの第２エミツタはＶ第２ビット線−二接続
される。コレクタは、更に負荷により行及び列の選択線
に接続される。
負荷は、代表的Ｃ二は並列の抵抗及びショットキー・ダ
イオードよりなる。このショットキー・ダイオード（二
てタラップされた抵抗負荷装置は、低電流待機モードで
も、高゛峨流続出し／書込みモードでもともに、適当な
セル差＜（ｔｉｆｆ−τ−ルｔｉａｌ ）電圧を維持す
るため（二必要な非線形抵抗乞実行する（７）Ｃ使用さ
れる。セル差（ｃＬｉｆｆｇｒａｎｔｉａｌ ）電圧は
普通待機の間は、５５０ミリボルトであるように設計さ
れ、十分な雑音排除性を与える。この差（ｄｉｆｆｅｒ
ａｎｔｉａｌ ）電圧は、通常的５０にオームの大きな
抵抗（二より得られる。
イオードよりなる。このショットキー・ダイオード（二
てタラップされた抵抗負荷装置は、低電流待機モードで
も、高゛峨流続出し／書込みモードでもともに、適当な
セル差＜（ｔｉｆｆ−τ−ルｔｉａｌ ）電圧を維持す
るため（二必要な非線形抵抗乞実行する（７）Ｃ使用さ
れる。セル差（ｃＬｉｆｆｇｒａｎｔｉａｌ ）電圧は
普通待機の間は、５５０ミリボルトであるように設計さ
れ、十分な雑音排除性を与える。この差（ｄｉｆｆｅｒ
ａｎｔｉａｌ ）電圧は、通常的５０にオームの大きな
抵抗（二より得られる。
読出し／書込みモードは、待機モードの′磁流よ一す３
０−５０倍の増加電流を必要とする。ショットキー・ク
ランプ・ダイオードは、トランジスタが過度の飽和ｆ二
なる可能性を少な（する。待機モードでは、差（ｄｉ９
ｇｒ＠ｎｔｉａｌ ） ＠圧は十分低イ１１７１）で、
ダイオードはターンオンしない。読出し／書込みモード
では、増加電流は抵抗の代り：ニダイオードを介シテ流
れる。従ッテ、差（ｄｉｆｆｅｒｅｎｔｉａｌ ）電圧
。
０−５０倍の増加電流を必要とする。ショットキー・ク
ランプ・ダイオードは、トランジスタが過度の飽和ｆ二
なる可能性を少な（する。待機モードでは、差（ｄｉ９
ｇｒ＠ｎｔｉａｌ ） ＠圧は十分低イ１１７１）で、
ダイオードはターンオンしない。読出し／書込みモード
では、増加電流は抵抗の代り：ニダイオードを介シテ流
れる。従ッテ、差（ｄｉｆｆｅｒｅｎｔｉａｌ ）電圧
。
の少しの増加のみで、結合セル負荷素子間に高電流が存
在する。代表的には、１／１０の追加電流（二対し、シ
ョットキー・クランプ・ダイオードが一度ターンオンす
れば、約６５ミリボルトだけの増加が得られる。
在する。代表的には、１／１０の追加電流（二対し、シ
ョットキー・クランプ・ダイオードが一度ターンオンす
れば、約６５ミリボルトだけの増加が得られる。
先行技術によるメモリ・セルの大きな抵抗は、セル面積
の約１１５ヲ占め、高抵抗率イオン注入を使用して製造
される。また、バイポーラ・トランジスタを有する先行
技術（二よるセルは、待機モードより電流が極めて少な
いパワーダウン（ｐｏｗｅｒｄｏｗｎ ）・モードでは
動作しない。さらに、この先行技術セルのトランジスタ
は飽和される。
の約１１５ヲ占め、高抵抗率イオン注入を使用して製造
される。また、バイポーラ・トランジスタを有する先行
技術（二よるセルは、待機モードより電流が極めて少な
いパワーダウン（ｐｏｗｅｒｄｏｗｎ ）・モードでは
動作しない。さらに、この先行技術セルのトランジスタ
は飽和される。
更に、このショットキー・クランプ抵抗負荷装置は、抵
抗単独負荷（ｒａｓｉｚｔｏｒｏｎｌｙ １ｏａｄ ）
と同様に、７ｔｚ−総数（ｐｏｐｌＬｌａｔｉｏｎ ）
が４倍（二増加するごとに、セルのダイナミック・レン
ジ（ｃＬｙｎａｍｉｃｒａｇｅ ）は８倍に増加するの
で、メモリ・サイズが増加する不利がある。また抵抗負
荷は、１平方ミル、または、それ以下ｌ１近づくセル（
二製造することは出来ない。加えて、ショットキー電流
は、設計又はダイ寸法により要求される小型ショットキ
ー寸法（二対する続出し／書込み電流増加としては、あ
まりＣ二も高すぎる。
抗単独負荷（ｒａｓｉｚｔｏｒｏｎｌｙ １ｏａｄ ）
と同様に、７ｔｚ−総数（ｐｏｐｌＬｌａｔｉｏｎ ）
が４倍（二増加するごとに、セルのダイナミック・レン
ジ（ｃＬｙｎａｍｉｃｒａｇｅ ）は８倍に増加するの
で、メモリ・サイズが増加する不利がある。また抵抗負
荷は、１平方ミル、または、それ以下ｌ１近づくセル（
二製造することは出来ない。加えて、ショットキー電流
は、設計又はダイ寸法により要求される小型ショットキ
ー寸法（二対する続出し／書込み電流増加としては、あ
まりＣ二も高すぎる。
以前から知られている他の回路は、多結晶シリコン中（
二形成されるダイオード乞食む負荷を持っている。この
ようなダイオードは、傾斜係数（ｓｌｏｐｅｆａｃｔｏ
ｒ ）または約２のダイオード理想化係数（１ｄａａｌ
ｉｔｙ ｆａｃｔｏｒ ） ｆ有し、２００ ミリボル
ト以上の差（ｄｉｆｆｇｒｇｒｂｔｉａｌ ）電圧とな
り、それ（二より安定セルヲツくル。コノ差（ｄｉｆｆ
ｇ’ｒｇｎｔｉａｌ ）電圧は、広い磁流範囲で保有さ
れるので、バフーダクン（ｐｏｗｅｒ ｄｏｗｎ ）動
作のための非常な低電流においても、セルはなおデータ
を保有することが可能である。
二形成されるダイオード乞食む負荷を持っている。この
ようなダイオードは、傾斜係数（ｓｌｏｐｅｆａｃｔｏ
ｒ ）または約２のダイオード理想化係数（１ｄａａｌ
ｉｔｙ ｆａｃｔｏｒ ） ｆ有し、２００ ミリボル
ト以上の差（ｄｉｆｆｇｒｇｒｂｔｉａｌ ）電圧とな
り、それ（二より安定セルヲツくル。コノ差（ｄｉｆｆ
ｇ’ｒｇｎｔｉａｌ ）電圧は、広い磁流範囲で保有さ
れるので、バフーダクン（ｐｏｗｅｒ ｄｏｗｎ ）動
作のための非常な低電流においても、セルはなおデータ
を保有することが可能である。
しかし、多結晶シリコン形負荷に形成されたダイオード
は、次のような短所を特有する。第１に、記憶ピットの
雑音排除性が、高速選択の間、容量性ダイオードが使用
されなければ、零に移行する。
は、次のような短所を特有する。第１に、記憶ピットの
雑音排除性が、高速選択の間、容量性ダイオードが使用
されなければ、零に移行する。
第２に、高容量性ダイオードは、妨害がない（選択の間
）が、しかし、再生中に、キャパシタンスは、ダイオー
ドを介して非直線的に充電されなければならないから、
書込みが困難である。第３に、ダイオードが２の傾斜係
数（５ｌｏｐｅ ｆａｃｔｏｒ ）を有するとしても、
差（ｒｌｉ ｆｆｇｒａｎｔｉａｌ’）電圧は約２５０
ミリボルトに制限される。
）が、しかし、再生中に、キャパシタンスは、ダイオー
ドを介して非直線的に充電されなければならないから、
書込みが困難である。第３に、ダイオードが２の傾斜係
数（５ｌｏｐｅ ｆａｃｔｏｒ ）を有するとしても、
差（ｒｌｉ ｆｆｇｒａｎｔｉａｌ’）電圧は約２５０
ミリボルトに制限される。
以前より知られた池のセルは、負荷としてＰＮＰを具え
る。第１及び第２．ＰＮＰトランジスタは、エミッタを
選択線に接続させる。第１ ＰＮＰ ）ランジスタのコ
レクタは、＄１マルチーエミッタ書トランジスタのベー
ス、第２ＰＮＰトランジスタのベース、＄２マルチーエ
ミツダトランジスタのコレクタに接続される。第１ Ｐ
ＮＰ ）ランジスタのベースは、第１マルチ−エミッタ
・トランジスタのコレクタ、第２ＰＮＰトランジスタの
コレクタ、第２マルチ−エミッタ・トランジスタのベー
スに接続される。第２ ＰＮＰ ）ランジスタも同様に
接続される。この回路は、前に説明した回路のように、
一定のセル雑音排除性を有する５０ないし６０のダイナ
ミック・レンジを具えている。しかし、ＰＮＰを負荷し
たＮＰＮは、１端子を介し書込むのは困難である。もし
、セルが待機電流として電流Ｉを有する場合、書込むた
めには電流βＩが必要である。
る。第１及び第２．ＰＮＰトランジスタは、エミッタを
選択線に接続させる。第１ ＰＮＰ ）ランジスタのコ
レクタは、＄１マルチーエミッタ書トランジスタのベー
ス、第２ＰＮＰトランジスタのベース、＄２マルチーエ
ミツダトランジスタのコレクタに接続される。第１ Ｐ
ＮＰ ）ランジスタのベースは、第１マルチ−エミッタ
・トランジスタのコレクタ、第２ＰＮＰトランジスタの
コレクタ、第２マルチ−エミッタ・トランジスタのベー
スに接続される。第２ ＰＮＰ ）ランジスタも同様に
接続される。この回路は、前に説明した回路のように、
一定のセル雑音排除性を有する５０ないし６０のダイナ
ミック・レンジを具えている。しかし、ＰＮＰを負荷し
たＮＰＮは、１端子を介し書込むのは困難である。もし
、セルが待機電流として電流Ｉを有する場合、書込むた
めには電流βＩが必要である。
また、βが１以下であれば、ダイオードによりクランプ
したノードは、コレクタをクランプしたノードより早く
上昇し、選択の間、妨害を発生するであろう。
したノードは、コレクタをクランプしたノードより早く
上昇し、選択の間、妨害を発生するであろう。
かくして、メモリ・セルは、高い雑音排除性。
ダイナミック０レンジ能力、低い交流ノード・インピー
ダンス、及び容易書込み（ｅａｓｙ ｗｒｉｔｅ）能力
を具える必要がある。
ダンス、及び容易書込み（ｅａｓｙ ｗｒｉｔｅ）能力
を具える必要がある。
発明の要約
したがって、本発明の目的は、改良されたメモリーセル
を提供することである。
を提供することである。
本発明の他の目的は１１．高い雑音排除性を有するメモ
リーセルを提供することである。
リーセルを提供することである。
本発明のさらに曲の目的は、低い交流ノード・インピー
ダンスを有するメモリ・セルを提供することである。
ダンスを有するメモリ・セルを提供することである。
本発明のさらに池の目的は、容易書込み（ｇａ＃ｙｗｒ
＞ｔｇ）能力を有するメモリ・セルを提供することであ
る。
＞ｔｇ）能力を有するメモリ・セルを提供することであ
る。
本発明の上記及び池の目的を１つの形式にて実行する場
合、そのベースが代表的なラッチ形式にて相互のコレク
タに父差結合される第１及び第２マルチ−エミッタ・ト
ランジスタを有する改良されたメモリ・セルが提供され
る。各々の第１エミツタは、待機電流ドレイン＃ζ二接
続される。各々の第２エミツタは、それぞれ第１及び第
２ビツト線に接続される。第１ ＰＮＰ ）ランジスタ
は、エミッタを選択線に接続させ、コレクタを第１マル
チ−エミッタ・トランジスタのベースに接続させる。
合、そのベースが代表的なラッチ形式にて相互のコレク
タに父差結合される第１及び第２マルチ−エミッタ・ト
ランジスタを有する改良されたメモリ・セルが提供され
る。各々の第１エミツタは、待機電流ドレイン＃ζ二接
続される。各々の第２エミツタは、それぞれ第１及び第
２ビツト線に接続される。第１ ＰＮＰ ）ランジスタ
は、エミッタを選択線に接続させ、コレクタを第１マル
チ−エミッタ・トランジスタのベースに接続させる。
＄ ２ ＰＮＰ ）ランジスタは、エミッタを選択ｍｌ
二接続させ、コレクタを第２マルチ−エミッタ・トラン
ジスタのベースに接続させる。第５ＰＮＰトランジスタ
は、エミッタを選択線に接続させ、コレクタを第１マル
チ−エミッタ・トランジスタのコレゲタ及び第１．Ｅ５
ＰＮＰトランジスタ双方のベースに接続させる。第４Ｐ
ＮＰトランジスタは、エミッタを選択線に接続させ、コ
レクタを第２マルチ−エミッタ・トランジスタのコレク
タ及び第２゜第４ ＰＮＰ ）ランジスタ双方のベース
に接続させる。
二接続させ、コレクタを第２マルチ−エミッタ・トラン
ジスタのベースに接続させる。第５ＰＮＰトランジスタ
は、エミッタを選択線に接続させ、コレクタを第１マル
チ−エミッタ・トランジスタのコレゲタ及び第１．Ｅ５
ＰＮＰトランジスタ双方のベースに接続させる。第４Ｐ
ＮＰトランジスタは、エミッタを選択線に接続させ、コ
レクタを第２マルチ−エミッタ・トランジスタのコレク
タ及び第２゜第４ ＰＮＰ ）ランジスタ双方のベース
に接続させる。
本発明の前記及び他の目的、特徴また利点は、添付図面
に関連して行なわれる次の詳細説明よりよく理解される
であろう。
に関連して行なわれる次の詳細説明よりよく理解される
であろう。
発明の詳細説明
第１図を参照するに、そこＣ二は本発明によるメモリ・
セルが図示されており、そのメモリ・セルは、モノリシ
ック集積回路形式（二も個別部品にも製造するのに適し
ている。マルチ−エミッタＮＰＮ ）ランジスタ１２の
エミッタ１０は、待機電流ドレイン線１４に接続される
。電流源１５は、当業技術者には周知の方法で待機電流
ドレイン線１４（：接続され、待機電流Ｉを設定する。
セルが図示されており、そのメモリ・セルは、モノリシ
ック集積回路形式（二も個別部品にも製造するのに適し
ている。マルチ−エミッタＮＰＮ ）ランジスタ１２の
エミッタ１０は、待機電流ドレイン線１４に接続される
。電流源１５は、当業技術者には周知の方法で待機電流
ドレイン線１４（：接続され、待機電流Ｉを設定する。
トランジスタ１２のエミッタ１６は、ビット線１８に接
続される。マルチ−エミッタｌ’ＪＰＮ ）ランジスタ
２２のエミッタ２０は、待機電流ドレイン線１４（＝接
続され、トランジスタ２２のエミッタ２４は、ビット線
２６に接続される。トランジスタ１２のベースは、トラ
ンジスタ２２のコレクタ及びＰＮＰトランジスタ２８の
コレクタに接続される。トランジスタ２２０ベースは、
トランジスタ１２のコレクタ及ヒＰＮＰ ）−７ンジス
タ３０のコレゲタに接続される。
続される。マルチ−エミッタｌ’ＪＰＮ ）ランジスタ
２２のエミッタ２０は、待機電流ドレイン線１４（＝接
続され、トランジスタ２２のエミッタ２４は、ビット線
２６に接続される。トランジスタ１２のベースは、トラ
ンジスタ２２のコレクタ及びＰＮＰトランジスタ２８の
コレクタに接続される。トランジスタ２２０ベースは、
トランジスタ１２のコレクタ及ヒＰＮＰ ）−７ンジス
タ３０のコレゲタに接続される。
ＰＮＰ ）ランジスタ′５２は、そのコレクタをトラン
ジスタ１２のコレクタに接続させ、かつトランジスタ２
８のベースとともに自分のベースに接続させる。
ジスタ１２のコレクタに接続させ、かつトランジスタ２
８のベースとともに自分のベースに接続させる。
ＰＮＰ ）ランジスタ３４は、そのコレゲタをトランジ
スタ２２のコレゲタに接続させ、かつトランジスタ６０
のベースとともに自分のベースに接続させる。
スタ２２のコレゲタに接続させ、かつトランジスタ６０
のベースとともに自分のベースに接続させる。
トランジスタ２８ 、５０ 、３２ 、５４は、それら
のエミッタ“を選択＃３６へ接続させる。トランジスタ
６２゜３４は、代すに、夫々トランジスタ２８ 、３０
のベースと選択線３６の間に接続されたダイオードでも
よい。
のエミッタ“を選択＃３６へ接続させる。トランジスタ
６２゜３４は、代すに、夫々トランジスタ２８ 、３０
のベースと選択線３６の間に接続されたダイオードでも
よい。
トランジスタ５２ 、３４は、そのコレクタ電流がトラ
ンジスタ２８ 、５０のコレクタ電流と殆んど等しい電
流ミラーとして動作する。従って、このミラー配置に対
し、ダイオード・トランジスタ結合の合成βは、１０以
上のデバイスＰＮＰのβＣ″一対し、１に等しいであろ
う。これは、アクチブな行選択モードに対し真実であり
、ＰＮＰ ）ランジスタが不飽和であり、雑音排除の損
失もなくトランジスタ２８ 、５０ 、 ！１２ 、
！＋４のベース及びコレクタからの浮遊容量（キャパシ
タンス）の等しい充電を保証する。
ンジスタ２８ 、５０のコレクタ電流と殆んど等しい電
流ミラーとして動作する。従って、このミラー配置に対
し、ダイオード・トランジスタ結合の合成βは、１０以
上のデバイスＰＮＰのβＣ″一対し、１に等しいであろ
う。これは、アクチブな行選択モードに対し真実であり
、ＰＮＰ ）ランジスタが不飽和であり、雑音排除の損
失もなくトランジスタ２８ 、５０ 、 ！１２ 、
！＋４のベース及びコレクタからの浮遊容量（キャパシ
タンス）の等しい充電を保証する。
このダイナミック・セルは、行線の正及び負のスイッチ
ングの両方に対し低インピーダンスを持ってあろう。
ングの両方に対し低インピーダンスを持ってあろう。
ここで説明されるメモリ・セルは、当業技術者により理
解できるよう（二、代表的なラッチング配置にて動作す
る。しかし電流ミラｍ−トランジスタ２８及び３０を追
加した負荷トランジスタ３２．３４は、著しい利点を発
揮する。第１に、説明した実施例に対しセルをスイッチ
するの゛Ｃ二要する書込み電流Ｉは、ＰＮＰ負荷に要す
る書込み電流がβＩ′である場合、Ｉ／２ Ｎ下である
。第２に、説明された実施例は、１より小さい帰還利得
を有する電流増幅器を具えたダイオード負荷を使用する
゛。゛雑音余裕（マージン）は、既知のダイオード負荷
セルよりもかなり高い。第６に、ＰＮＰ ）ランジスタ
２８゜３４が飽和に移行するとともに、飽和ＰＮＰトラ
ンジスタの真性ベース抵抗により、電流ミリ−回路は、
飽和しないＰＮＰダイオードＣ二流れる電流の大部分を
衰弱させ、それにより、ノ（イアスされたＰＮＰ及びＮ
ＰＮ ）ランジスタが非常に軽い飽和になるようＣ二制
限し、かくして容量性記憶による交流遅延問題を最小に
する。
解できるよう（二、代表的なラッチング配置にて動作す
る。しかし電流ミラｍ−トランジスタ２８及び３０を追
加した負荷トランジスタ３２．３４は、著しい利点を発
揮する。第１に、説明した実施例に対しセルをスイッチ
するの゛Ｃ二要する書込み電流Ｉは、ＰＮＰ負荷に要す
る書込み電流がβＩ′である場合、Ｉ／２ Ｎ下である
。第２に、説明された実施例は、１より小さい帰還利得
を有する電流増幅器を具えたダイオード負荷を使用する
゛。゛雑音余裕（マージン）は、既知のダイオード負荷
セルよりもかなり高い。第６に、ＰＮＰ ）ランジスタ
２８゜３４が飽和に移行するとともに、飽和ＰＮＰトラ
ンジスタの真性ベース抵抗により、電流ミリ−回路は、
飽和しないＰＮＰダイオードＣ二流れる電流の大部分を
衰弱させ、それにより、ノ（イアスされたＰＮＰ及びＮ
ＰＮ ）ランジスタが非常に軽い飽和になるようＣ二制
限し、かくして容量性記憶による交流遅延問題を最小に
する。
今までに、改良されたメモリ・セルが提供されたことが
理解されるべきである。このセルは、ダイナミック・レ
ンジ能力を有する高雑音排除性。
理解されるべきである。このセルは、ダイナミック・レ
ンジ能力を有する高雑音排除性。
低い交流ノード・インピーダンス及び容易（−αＩｙ）
書込み能力を具えている。
書込み能力を具えている。
第１図は、本発明の好ましい実施例の概略図である。
１２．２２はマルチ−エミッタＮＰＮ ）ランジスタ１
４は待機電流ドレイン線 １５は電流源 １８．２６はビット線 ３２ 、２Ｂ 、 ３０ 、３４はトランジスタ３６は
選択線 特許出願人 モトローラ・インコーボレーテツド代理人
弁理士玉蟲久五部
４は待機電流ドレイン線 １５は電流源 １８．２６はビット線 ３２ 、２Ｂ 、 ３０ 、３４はトランジスタ３６は
選択線 特許出願人 モトローラ・インコーボレーテツド代理人
弁理士玉蟲久五部
Claims (1)
- 【特許請求の範囲】 １、＠１ピット線、第２ビット線、及び待機電流ドレイ
ン線を有するメモリ・セルにおいて、ベース、コレクタ
、第１エミツタ、及び第２エミツタを有し、第１エミツ
タは前記第１ビツト線（二結合され、第２エミツタは前
記待機電流ドレイン線に結合された第１トランジスイ； ベース、コレクタ、第１エミツタ、及び第２エミツタを
有し、第１エミツタは前記第２ビツト線に結合され、第
２エミツタは前記待機電流ドレイン線に結合され、前記
ベースは、前記第１トランジスタの前記コレクタに結合
され、前記コレクタは前記第１ トランジスタの前記ベ
ースに結合された第２トランジスタ； ベース、コレクタ、及びエミッタを有し、前記エミッタ
は前記選択１ｌｌ（：結合され、前記コレクタは前記第
１トランジスタの前記ベースに結合され、前記ベースは
前記第１トランジスタの前記コレクタに結合された第３
トランジスタ； ベース、コレクタ、及びエミッタを有し、前記エミッタ
は前記選択線に結合され、前記コレクタは前記第２トラ
ンジスタあ前記ベースに結合され。 前記ベースは前記第２トランジスタの前記コレクタに結
合された第４トランジスタ； 前記第３トランジスタの前記ベースと前記選択線の間に
結合され、前記第５トランジスタを介する重織を設定す
る第１手段。 前記第４トランジスタの前記ベースと前記選択線の間に
結合され、前記第４トランジスタを通る電流を設定する
第２手段； を具備するメモリ・セル。 ２、 前記第１及び′１Ｉ７ＩＩ２手段は、アノードを
前記選択線に結合させ、前記第１手段の前記ダイオード
のカソードを前記第３トランジスタの前記ベースに接続
させ、前記第２手段の前記ダイオードのカソードを前記
第４トランジスタの前記ベースに接続されたダイオード
である、前記特許請求の範囲第１項記載のメモリ・セル
。 ６、 前記第１及び第２手段は、夫々第１．第２ＰＮＰ
）ランジスタを具え、その各々が、エミッタを前記選
択線に結合させ、前記１ｆ１１ＰＮＰトランジスタのペ
ース及びコレクタの双方を前記第１トランジスタの前記
コレクタに結合させ、前記第２ＰＮＰ ） ランジスタ
のペース及びコレクタを前記第２トランジスタの前記コ
レクタに結合させている前記特許請求の範囲第１項記載
のメモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56744383A | 1983-12-30 | 1983-12-30 | |
| US567443 | 1983-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147999A true JPS60147999A (ja) | 1985-08-05 |
Family
ID=24267172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263701A Pending JPS60147999A (ja) | 1983-12-30 | 1984-12-13 | バイポーラ・メモリ・セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2207255A1 (en) * | 2007-10-29 | 2010-07-14 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Rotary electric machine and drive controller |
-
1984
- 1984-12-13 JP JP59263701A patent/JPS60147999A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2207255A1 (en) * | 2007-10-29 | 2010-07-14 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Rotary electric machine and drive controller |
| EP2207255A4 (en) * | 2007-10-29 | 2012-06-27 | Toyota Motor Co Ltd | ELECTRICAL ROTATION MACHINE AND DRIVE CONTROL |
| US8847455B2 (en) | 2007-10-29 | 2014-09-30 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Rotary electric machine and driving controller for rotary electric machine |
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