JPS6150388B2 - - Google Patents
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- JPS6150388B2 JPS6150388B2 JP54139527A JP13952779A JPS6150388B2 JP S6150388 B2 JPS6150388 B2 JP S6150388B2 JP 54139527 A JP54139527 A JP 54139527A JP 13952779 A JP13952779 A JP 13952779A JP S6150388 B2 JPS6150388 B2 JP S6150388B2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 230000000295 complement effect Effects 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 230000010354 integration Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- XAGFODPZIPBFFR-NJFSPNSNSA-N Aluminium-29 Chemical compound [29Al] XAGFODPZIPBFFR-NJFSPNSNSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-OUBTZVSYSA-N aluminium-28 atom Chemical compound [28Al] XAGFODPZIPBFFR-OUBTZVSYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Description
【発明の詳細な説明】
本発明はCMOS集積回路において基本的な
CMOSトランジスタ対の構造に関するものであ
る。
CMOSトランジスタ対の構造に関するものであ
る。
従来のシリコンゲートCMOS集積回路の断面図
を第１図に示す。ここには基本的な回路として
CMOSインバータが示されている。Ｐチヤネルト
ランジスタはＰ型多結晶シリコン１２をゲートと
し、ソース１１、ドレイン１３のP+層、基板の
N-層から成り、一方Ｎチヤネルトランジスタは
Ｎ型多結晶シリコン１５をゲートとし、ソース１
４、ドレイン１６のN+層、基板となるP-ウエル
層から成つている。この時ゲート配線１２、及び
１５の接続にはアルミニウムによる接続がなさ
れ、また各ドレイン１３及び１６の接続にもアル
ミニウムが用いられている。１８がこのドレイン
間配線であり、１７はソースに接続する一方の電
源配線、１９はソースに接続する他方の電源配線
であり、いずれもアルミニウムが用いられてい
る。
を第１図に示す。ここには基本的な回路として
CMOSインバータが示されている。Ｐチヤネルト
ランジスタはＰ型多結晶シリコン１２をゲートと
し、ソース１１、ドレイン１３のP+層、基板の
N-層から成り、一方Ｎチヤネルトランジスタは
Ｎ型多結晶シリコン１５をゲートとし、ソース１
４、ドレイン１６のN+層、基板となるP-ウエル
層から成つている。この時ゲート配線１２、及び
１５の接続にはアルミニウムによる接続がなさ
れ、また各ドレイン１３及び１６の接続にもアル
ミニウムが用いられている。１８がこのドレイン
間配線であり、１７はソースに接続する一方の電
源配線、１９はソースに接続する他方の電源配線
であり、いずれもアルミニウムが用いられてい
る。
しかしながらパターンの微細化により、ソー
ス・ドレイン層の接合深さの浅くなる中で、この
アルミニウムによる配線は接合における突き抜け
などの問題を提起し、そのため第２図に示される
如く多結晶シリコンによるソース、ドレインとの
コンタクトが行なわれるようになつている。Ｐチ
ヤネルトランジスタのソース・ドレイン層は多結
晶シリコン２１，２３によりコンタクされ、Ｎチ
ヤネルトランジスタのソース・ドレイン層は多結
晶シリコン２４，２６によりコンタクトされてい
る。
ス・ドレイン層の接合深さの浅くなる中で、この
アルミニウムによる配線は接合における突き抜け
などの問題を提起し、そのため第２図に示される
如く多結晶シリコンによるソース、ドレインとの
コンタクトが行なわれるようになつている。Ｐチ
ヤネルトランジスタのソース・ドレイン層は多結
晶シリコン２１，２３によりコンタクされ、Ｎチ
ヤネルトランジスタのソース・ドレイン層は多結
晶シリコン２４，２６によりコンタクトされてい
る。
この時各ドレイン２３及び２６の接続にはアル
ミニウム２８が用いられ、電源配線はアルミニウ
ム２７，２９から各ソース２１，２４に接続され
ている。最も電源配線に関して言えば、アルミニ
ウムが接合において突き抜けても、基板との電位
が同じ場合には問題ないので、ソースをアルミニ
ウムのままにして置くことができる。
ミニウム２８が用いられ、電源配線はアルミニウ
ム２７，２９から各ソース２１，２４に接続され
ている。最も電源配線に関して言えば、アルミニ
ウムが接合において突き抜けても、基板との電位
が同じ場合には問題ないので、ソースをアルミニ
ウムのままにして置くことができる。
本発明は第２図においてアルミニウムでなされ
ているドレイン間配線を多結晶シリコンで行なお
うとするものであり、その目的は、集積回路にお
ける集積密度の向上であり、発明の要旨は、ゲー
ト配線、及びドレイン層に接触する配線に多結晶
シリコン層を用い、相補的なトランジスタ対のド
レイン間配線にこの多結晶シリコン層を用いるこ
とである。先述した如く、基板と同電位の電源配
線がなされるソース層は、この技術を用いること
もできればアルミニウムによる従来の配線を行な
うこともできる。
ているドレイン間配線を多結晶シリコンで行なお
うとするものであり、その目的は、集積回路にお
ける集積密度の向上であり、発明の要旨は、ゲー
ト配線、及びドレイン層に接触する配線に多結晶
シリコン層を用い、相補的なトランジスタ対のド
レイン間配線にこの多結晶シリコン層を用いるこ
とである。先述した如く、基板と同電位の電源配
線がなされるソース層は、この技術を用いること
もできればアルミニウムによる従来の配線を行な
うこともできる。
本発明のCMOS集積回路の断面図を第３図に示
す。第２図との相違点はドレイン層に接触する配
線が多結晶シリコン層でなされるとともに、ドレ
イン間配線をも多結晶シリコン層３３―３６で行
なつていることである。
す。第２図との相違点はドレイン層に接触する配
線が多結晶シリコン層でなされるとともに、ドレ
イン間配線をも多結晶シリコン層３３―３６で行
なつていることである。
本発明のCMOS集積回路は、第３図からわかる
ように基本的なトランジスタ部分に、電源配線を
除いてアルミニウムを必要としない。逆に言えば
トランジスタの上部を配線領域として使うことが
できるのでそれだけ集積密度を向上させることが
できる他、パターン自体の微細化にも本発明の構
造は適する。
ように基本的なトランジスタ部分に、電源配線を
除いてアルミニウムを必要としない。逆に言えば
トランジスタの上部を配線領域として使うことが
できるのでそれだけ集積密度を向上させることが
できる他、パターン自体の微細化にも本発明の構
造は適する。
第３図における基本的なCMOSトランジスタ対
の等価回路を第４図に示す。符号は第３図と同一
である。ドレイン間接続を行う多結晶シリコン層
に順方向のダイオード４１が付随することが特徴
的である。このダイオードは必ず順方向で動作す
るため回路上何ら支障をもたらさない。
の等価回路を第４図に示す。符号は第３図と同一
である。ドレイン間接続を行う多結晶シリコン層
に順方向のダイオード４１が付随することが特徴
的である。このダイオードは必ず順方向で動作す
るため回路上何ら支障をもたらさない。
第５図に２個のインバータの接続例を示す。イ
ンバータ５１―５３―５２からインバータ５４―
５６―５５へのゲート配線は、Ｐチヤネルトラン
ジスタ５１のドレイン層に接触するＰ型多結晶シ
リコン層によりＰチヤネルトランジスタ５４のゲ
ート配線がなされ、Ｎチヤネルトランジスタ５２
のドレイン層に接続するＮ型多結晶シリコン層に
よりＮチヤネルトランジスタ５５のゲート配線が
なされている。
ンバータ５１―５３―５２からインバータ５４―
５６―５５へのゲート配線は、Ｐチヤネルトラン
ジスタ５１のドレイン層に接触するＰ型多結晶シ
リコン層によりＰチヤネルトランジスタ５４のゲ
ート配線がなされ、Ｎチヤネルトランジスタ５２
のドレイン層に接続するＮ型多結晶シリコン層に
よりＮチヤネルトランジスタ５５のゲート配線が
なされている。
ところで、CMOS集積回路におけるトランジス
タ対は、共にそのゲート配線として同型の多結晶
シリコンを採用することができる。従つて、本発
明のCMOS集積回路は更に次の趣旨に立脚する。
それはゲート配線に第一の伝導型の多結晶シリコ
ン層、ドレイン層に接触する配線に、第一及び第
二の伝導型の多結晶シリコン層を用い、相補的な
トランジスタ対のドレイン間配線にこの第一及び
第二の伝導型の多結晶シリコン層の直列接続を用
いることである。
タ対は、共にそのゲート配線として同型の多結晶
シリコンを採用することができる。従つて、本発
明のCMOS集積回路は更に次の趣旨に立脚する。
それはゲート配線に第一の伝導型の多結晶シリコ
ン層、ドレイン層に接触する配線に、第一及び第
二の伝導型の多結晶シリコン層を用い、相補的な
トランジスタ対のドレイン間配線にこの第一及び
第二の伝導型の多結晶シリコン層の直列接続を用
いることである。
第６図に上記本発明のCMOS集積回路の断面図
を示す。第３図との相違点はＰチヤネルトランジ
スタのゲート６２が３２と異なり、第一の伝導型
としての多結晶シリコンで配線されていることで
ある。この図においては６２を除いて６１乃至６
９は第３図において３２を除く３１乃至３９とそ
の構成において同一である。例えばドレイン層は
第一及び第二の伝導型としてＮ型及びＰ型の多結
晶シリコン層６６，６３を用い、この多結晶シリ
コン層は直列接続されている。
を示す。第３図との相違点はＰチヤネルトランジ
スタのゲート６２が３２と異なり、第一の伝導型
としての多結晶シリコンで配線されていることで
ある。この図においては６２を除いて６１乃至６
９は第３図において３２を除く３１乃至３９とそ
の構成において同一である。例えばドレイン層は
第一及び第二の伝導型としてＮ型及びＰ型の多結
晶シリコン層６６，６３を用い、この多結晶シリ
コン層は直列接続されている。
第７図にこの第６図におけるCMOSトランジス
タ対（CMOSインバータ）の２個の接続を示す。
CMOSインバータ７１―７３―７２のゲートはど
ちらもＮ型多結晶シリコンで配線され、そのドレ
インには順方向ダイオード７３が寄生し、そのダ
イオードのＮ型領域のＮ型多結晶シリコンに、
CMOSインバータ７４―７６―７５のゲートのＮ
型多結晶シリコンが接続されている。
タ対（CMOSインバータ）の２個の接続を示す。
CMOSインバータ７１―７３―７２のゲートはど
ちらもＮ型多結晶シリコンで配線され、そのドレ
インには順方向ダイオード７３が寄生し、そのダ
イオードのＮ型領域のＮ型多結晶シリコンに、
CMOSインバータ７４―７６―７５のゲートのＮ
型多結晶シリコンが接続されている。
第８図に他のCMOSインバータの２個の接続例
を示す。これは第一の伝導型としてＰ型の多結晶
シリコン、第二の伝導型としてＮ型の多結晶シリ
コンを用いた例である。CMOSインバータ８１―
８３―８２のゲートはどちらもＰ型多結晶シリコ
ンで配線され、そのドレインには順方向ダイオー
ド８３が寄生し、そのダイオードのＰ型領域のＰ
型多結晶シリコンに、CMOSインバータ８４―８
６―８５のゲートのＰ型多結晶シリコンが接続さ
れている。
を示す。これは第一の伝導型としてＰ型の多結晶
シリコン、第二の伝導型としてＮ型の多結晶シリ
コンを用いた例である。CMOSインバータ８１―
８３―８２のゲートはどちらもＰ型多結晶シリコ
ンで配線され、そのドレインには順方向ダイオー
ド８３が寄生し、そのダイオードのＰ型領域のＰ
型多結晶シリコンに、CMOSインバータ８４―８
６―８５のゲートのＰ型多結晶シリコンが接続さ
れている。
ところでＮ型の多結晶シリコンをゲートとする
ＰチヤネルトランジスタはＰ型の多結晶シリコン
をゲートとする場合より1.0V程度閾値電圧が高
く、又、Ｐ型の多結晶シリコンをゲートするＮチ
ヤネルトランジスタはＮ型の多結晶シリコンをゲ
ートする場合より1.0V程度閾値電圧が高くな
る。つまりインバータの反転電位が1.0V程度シ
フトする。逆にこの性質は、インバータの反転電
位が問題となるレベルシフター、入出力インター
フエイス等の回路として有効である。勿論本発明
の構成によれば、CMOS集積回路において集積密
度の向上が飛躍的に図られ、本発明の目的は充分
に達成される。
ＰチヤネルトランジスタはＰ型の多結晶シリコン
をゲートとする場合より1.0V程度閾値電圧が高
く、又、Ｐ型の多結晶シリコンをゲートするＮチ
ヤネルトランジスタはＮ型の多結晶シリコンをゲ
ートする場合より1.0V程度閾値電圧が高くな
る。つまりインバータの反転電位が1.0V程度シ
フトする。逆にこの性質は、インバータの反転電
位が問題となるレベルシフター、入出力インター
フエイス等の回路として有効である。勿論本発明
の構成によれば、CMOS集積回路において集積密
度の向上が飛躍的に図られ、本発明の目的は充分
に達成される。
以上の如く本発明のCMOS集積回路は、相補的
なトランジスタ対のドレイン間配線に多結晶シリ
コン層を用いることにより、高集積化を実現した
ものであり、特に基本的なセル構造として２個の
インバータを有するCMOSランダムアクセスメモ
リに応用すると有効である。
なトランジスタ対のドレイン間配線に多結晶シリ
コン層を用いることにより、高集積化を実現した
ものであり、特に基本的なセル構造として２個の
インバータを有するCMOSランダムアクセスメモ
リに応用すると有効である。
第１図は従来のCMOS集積回路の断面図。第２
図は従来のCMOS集積回路の断面図。 ２２……Ｐチヤネルトランジスタのゲート、２
５……Ｎチヤネルトランジスタのゲート。 第３図は本発明のCMOS集積回路の断面図。 ３１，３２，３３……各Ｐチヤネルトランジス
タのソース、ゲート、ドレイン、３４，３５，３
６……各Ｎチヤネルトランジスタのソース、ゲー
ト、ドレイン、３７，３９……電源配線、 第４図は第３図の等価回路。第５図は第３図に
おけるCMOSインバータの２個の接続回路例。第
６図は本発明のCMOS集積回路の断面図。第７図
は第６図におけるCMOSインバータの２個の接続
回路例。第８図は他のCMOSインバータの２個の
接続回路例。
図は従来のCMOS集積回路の断面図。 ２２……Ｐチヤネルトランジスタのゲート、２
５……Ｎチヤネルトランジスタのゲート。 第３図は本発明のCMOS集積回路の断面図。 ３１，３２，３３……各Ｐチヤネルトランジス
タのソース、ゲート、ドレイン、３４，３５，３
６……各Ｎチヤネルトランジスタのソース、ゲー
ト、ドレイン、３７，３９……電源配線、 第４図は第３図の等価回路。第５図は第３図に
おけるCMOSインバータの２個の接続回路例。第
６図は本発明のCMOS集積回路の断面図。第７図
は第６図におけるCMOSインバータの２個の接続
回路例。第８図は他のCMOSインバータの２個の
接続回路例。
Claims (1)
- 【特許請求の範囲】 １ ゲート配線、及びドレイン層に接触する配線
に多結晶シリコン層を用い、相補的なトランジス
タ対のドレイン間配線は該多結晶シリコン層によ
つてなされることを特徴とするCMOS集積回路。 ２ ゲート配線に第一の伝導型の多結晶シリコン
層、ドレイン層に接触する配線に第一及び第二の
伝導型の多結晶シリコン層を用い、相補的なトラ
ンジスタ対のドレイン間配線は該第一及び第二の
伝導型の多結晶シリコン層の直列接続によつてな
されることを特徴とする特許請求の範囲第１項記
載のCMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13952779A JPS5664465A (en) | 1979-10-29 | 1979-10-29 | C-mos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13952779A JPS5664465A (en) | 1979-10-29 | 1979-10-29 | C-mos integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62228132A Division JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5664465A JPS5664465A (en) | 1981-06-01 |
| JPS6150388B2 true JPS6150388B2 (ja) | 1986-11-04 |
Family
ID=15247353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13952779A Granted JPS5664465A (en) | 1979-10-29 | 1979-10-29 | C-mos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5664465A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS5947766A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 絶縁ゲ−ト形半導体装置とその製造法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49112574A (ja) * | 1973-02-24 | 1974-10-26 | ||
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | |
| JPS51130183A (en) * | 1975-05-06 | 1976-11-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic and its process |
| JPS53105985A (en) * | 1977-02-28 | 1978-09-14 | Nec Corp | Conmplementary-type insulating gate field effect transistor |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
-
1979
- 1979-10-29 JP JP13952779A patent/JPS5664465A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49112574A (ja) * | 1973-02-24 | 1974-10-26 | ||
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | |
| JPS51130183A (en) * | 1975-05-06 | 1976-11-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic and its process |
| JPS53105985A (en) * | 1977-02-28 | 1978-09-14 | Nec Corp | Conmplementary-type insulating gate field effect transistor |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5664465A (en) | 1981-06-01 |
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