JPH0429230B2 - - Google Patents
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- JPH0429230B2 JPH0429230B2 JP62228132A JP22813287A JPH0429230B2 JP H0429230 B2 JPH0429230 B2 JP H0429230B2 JP 62228132 A JP62228132 A JP 62228132A JP 22813287 A JP22813287 A JP 22813287A JP H0429230 B2 JPH0429230 B2 JP H0429230B2
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- JP
- Japan
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- polycrystalline silicon
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- channel transistor
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 49
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 230000010354 integration Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- XAGFODPZIPBFFR-NJFSPNSNSA-N Aluminium-29 Chemical compound [29Al] XAGFODPZIPBFFR-NJFSPNSNSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はCMOS集積回路において基本的な
CMOSトランジスタ対の構造に関するものであ
る。
CMOSトランジスタ対の構造に関するものであ
る。
従来のシリコンゲートCMOS集積回路の断面
図を第１図に示す。ここには基本的な回路として
CMOSインバータが示されている。Ｐチヤネル
トランジスタはＰ型多結晶シリコン１２をゲート
とし、ソース１１、ドレイン１３のP+層、基板
のN-層から成り、一方Ｎチヤネルトランジスタ
はＮ型多結晶シリコン１５をゲートとし、ソース
１４、ドレイン１６のN+層、基板となるP-ウエ
ル層から成つている。この時ゲート配線１２、及
び１５の接続にはアルミニウムによる接続がなさ
れ、また各ドレイン１３及び１６の接続にもアル
ミニウムが用いられている。１８がこのドレイン
間配線であり、１７はソースに接続する一方の電
源配線、１９はソースに接続する他方の電源配線
であり、いずれもアルミニウムが用いられてい
る。
図を第１図に示す。ここには基本的な回路として
CMOSインバータが示されている。Ｐチヤネル
トランジスタはＰ型多結晶シリコン１２をゲート
とし、ソース１１、ドレイン１３のP+層、基板
のN-層から成り、一方Ｎチヤネルトランジスタ
はＮ型多結晶シリコン１５をゲートとし、ソース
１４、ドレイン１６のN+層、基板となるP-ウエ
ル層から成つている。この時ゲート配線１２、及
び１５の接続にはアルミニウムによる接続がなさ
れ、また各ドレイン１３及び１６の接続にもアル
ミニウムが用いられている。１８がこのドレイン
間配線であり、１７はソースに接続する一方の電
源配線、１９はソースに接続する他方の電源配線
であり、いずれもアルミニウムが用いられてい
る。
しかしながらパターンの微細化により、ソー
ス・ドレイン層の接合深さの浅くなる中で、この
アルミニウムによる配線は接合における突き抜け
などの問題を提起し、そのため第２図に示される
如く多結晶シリコンによるソース・ドレインとの
コンタクトが行なわれるようになつている。Ｐチ
ヤネルトランジスタのソース・ドレイン層は多結
晶シリコン２１，２３によりコンタクトされ、Ｎ
チヤネルトランジスタのソース・ドレイン層は多
結晶シリコン２４，２６によりコンタクトされて
いる。
ス・ドレイン層の接合深さの浅くなる中で、この
アルミニウムによる配線は接合における突き抜け
などの問題を提起し、そのため第２図に示される
如く多結晶シリコンによるソース・ドレインとの
コンタクトが行なわれるようになつている。Ｐチ
ヤネルトランジスタのソース・ドレイン層は多結
晶シリコン２１，２３によりコンタクトされ、Ｎ
チヤネルトランジスタのソース・ドレイン層は多
結晶シリコン２４，２６によりコンタクトされて
いる。
この時各ドレイン２３及び２６の接続にはアル
ミニウム２８が用いられ、電源配線はアルミニウ
ム２７，２９から各ソース２１，２４に接続され
ている。最も電源配線に関して言えば、アルミニ
ウムが接合において突き抜けても、基板との電位
が同じ場合には問題ないので、ソースをアルミニ
ウムのままにして置くことができる。
ミニウム２８が用いられ、電源配線はアルミニウ
ム２７，２９から各ソース２１，２４に接続され
ている。最も電源配線に関して言えば、アルミニ
ウムが接合において突き抜けても、基板との電位
が同じ場合には問題ないので、ソースをアルミニ
ウムのままにして置くことができる。
本発明は第２図においてアルミニウムでなされ
ているドレイン層間の電気的接続を行なう配線を
多結晶シリコンで行なおうとするものであり、そ
の目的は、集積回路における集積密度の向上であ
り、発明の要旨は、ゲート配線、及びドレイン層
に接触する配線に多結晶シリコン層を用い、相補
的なトランジスタ対のドレイン層間の電気的接続
を行なう配線にこの多結晶シリコン層を用いるこ
とである。先述した如く、基板と同電位の電源配
線がなされるソース層は、この技術を用いること
もできればアルミニウムによる従来の配線を行な
うこともできる。
ているドレイン層間の電気的接続を行なう配線を
多結晶シリコンで行なおうとするものであり、そ
の目的は、集積回路における集積密度の向上であ
り、発明の要旨は、ゲート配線、及びドレイン層
に接触する配線に多結晶シリコン層を用い、相補
的なトランジスタ対のドレイン層間の電気的接続
を行なう配線にこの多結晶シリコン層を用いるこ
とである。先述した如く、基板と同電位の電源配
線がなされるソース層は、この技術を用いること
もできればアルミニウムによる従来の配線を行な
うこともできる。
本発明のCMOS集積回路を説明するための断
面図を第３図に示す。第２図との相違点はドレイ
ン層に接触する配線が多結晶シリコン層でなされ
るとともに、ドレイン層間の電気的接続を行なう
配線をも多結晶シリコン層（33−36）で行なつて
いることである。
面図を第３図に示す。第２図との相違点はドレイ
ン層に接触する配線が多結晶シリコン層でなされ
るとともに、ドレイン層間の電気的接続を行なう
配線をも多結晶シリコン層（33−36）で行なつて
いることである。
本発明のCMOS集積回路は、第３図からわか
るように基本的なトランジスタ部分に、電源配線
を除いてアルミニウムを必要としない。逆に言え
ばトランジスタの上部を配線領域として使うこと
ができるのでそれだけ集積密度を向上させること
ができる他、パターン自体の微細化にも本発明の
構造は適する。
るように基本的なトランジスタ部分に、電源配線
を除いてアルミニウムを必要としない。逆に言え
ばトランジスタの上部を配線領域として使うこと
ができるのでそれだけ集積密度を向上させること
ができる他、パターン自体の微細化にも本発明の
構造は適する。
第３図における基本的なCMOSトランジスタ
対の等価回路を第４図に示す。符号は第３図と同
一である。ドレイン間接続を行なう多結晶シリコ
ン層に順方向のダイオード４１が付随することが
特徴的である。このダイオードは必ず順方向で動
作するため回路上何ら支障をもたらさない。
対の等価回路を第４図に示す。符号は第３図と同
一である。ドレイン間接続を行なう多結晶シリコ
ン層に順方向のダイオード４１が付随することが
特徴的である。このダイオードは必ず順方向で動
作するため回路上何ら支障をもたらさない。
第５図に２個のインバータの接続例を示す。イ
ンバータ５１−５３−５２からインバータ５４−
５６−５５へのゲート配線は、Ｐチヤネルトラン
ジスタ５１のドレイン層に接触するＰ型多結晶シ
リコン層によりＰチヤネルトランジスタ５４のゲ
ート配線がなされ、Ｎチヤンネルトランジスタ５
２のドレイン層に接続するＮ型多結晶シリコン層
によりＮチヤネルトランジスタ５５のゲート配線
がなされている。
ンバータ５１−５３−５２からインバータ５４−
５６−５５へのゲート配線は、Ｐチヤネルトラン
ジスタ５１のドレイン層に接触するＰ型多結晶シ
リコン層によりＰチヤネルトランジスタ５４のゲ
ート配線がなされ、Ｎチヤンネルトランジスタ５
２のドレイン層に接続するＮ型多結晶シリコン層
によりＮチヤネルトランジスタ５５のゲート配線
がなされている。
ところで、CMOS集積回路におけるトランジ
スタ対は、共にそのゲート配線として同型の多結
晶シリコンを採用することができる。従つて、本
発明のCMOS集積回路は更に次の趣旨に立脚す
る。それはゲート配線に第１導電型の多結晶シリ
コン層、ドレイン層に接触する配線に、第１及び
第２導電型の多結晶シリコン層を用い、相補的な
トランジスタ対のドレイン層間の電気的接続を行
なう配線にこの第１及び第２導電型の多結晶シリ
コン層の直列接続を用いることである。
スタ対は、共にそのゲート配線として同型の多結
晶シリコンを採用することができる。従つて、本
発明のCMOS集積回路は更に次の趣旨に立脚す
る。それはゲート配線に第１導電型の多結晶シリ
コン層、ドレイン層に接触する配線に、第１及び
第２導電型の多結晶シリコン層を用い、相補的な
トランジスタ対のドレイン層間の電気的接続を行
なう配線にこの第１及び第２導電型の多結晶シリ
コン層の直列接続を用いることである。
第６図に上記本発明のCMOS集積回路の断面
図を示す。第３図との相違点はＰチヤネルトラン
ジスタのゲート６２が３２と異なり、第１導電型
としての多結晶シリコンで配線されていることで
ある。この図においては６２を除いて６１乃至６
９は第３図において３２を除く３１乃至３９とそ
の構成において同一である。例えばドレイン層は
第１及び第２導電型としてＮ型及びＰ型の多結晶
シリコン層６６，６３を用い、この多結晶シリコ
ン層は直列接続されている。さらにこの時、Ｐ型
多結晶シリコン層６３からＮ型多結晶シリコン層
６６への１方向の電気的導通、すなわち順方向ダ
イオードが形成されているのである。
図を示す。第３図との相違点はＰチヤネルトラン
ジスタのゲート６２が３２と異なり、第１導電型
としての多結晶シリコンで配線されていることで
ある。この図においては６２を除いて６１乃至６
９は第３図において３２を除く３１乃至３９とそ
の構成において同一である。例えばドレイン層は
第１及び第２導電型としてＮ型及びＰ型の多結晶
シリコン層６６，６３を用い、この多結晶シリコ
ン層は直列接続されている。さらにこの時、Ｐ型
多結晶シリコン層６３からＮ型多結晶シリコン層
６６への１方向の電気的導通、すなわち順方向ダ
イオードが形成されているのである。
第７図にこの第６図におけるCMOSトランジ
スタ対（CMOSインバータ）の２個の接続を示
す。CMOSインバータ７１−７３−７２のゲー
トはどちらもＮ型多結晶シリコンで配線され、そ
のドレインには順方向ダイオード７３が寄生し、
そのダイオードのＮ型領域のＮ型多結晶シリコン
に、CMOSインバータ７４−７６−７５のゲー
トのＮ型多結晶シリコンが接続されている。
スタ対（CMOSインバータ）の２個の接続を示
す。CMOSインバータ７１−７３−７２のゲー
トはどちらもＮ型多結晶シリコンで配線され、そ
のドレインには順方向ダイオード７３が寄生し、
そのダイオードのＮ型領域のＮ型多結晶シリコン
に、CMOSインバータ７４−７６−７５のゲー
トのＮ型多結晶シリコンが接続されている。
第８図に他のCMOSインバータの２個の接続
例を示す。これは第１導電型としてＰ型の多結晶
シリコン、第２導電型としてＮ型の多結晶シリコ
ンを用いた例である。CMOSインバータ８１−
８３−８２のゲートはどちらもＰ型多結晶シリコ
ンで配線され、そのドレインには順方向ダイオー
ド８３が寄生し、そのダイオードのＰ型領域のＰ
型多結晶シリコンに、CMOSインバータ８４−
８６−８５のゲートのＰ型多結晶シリコンが接続
されている。
例を示す。これは第１導電型としてＰ型の多結晶
シリコン、第２導電型としてＮ型の多結晶シリコ
ンを用いた例である。CMOSインバータ８１−
８３−８２のゲートはどちらもＰ型多結晶シリコ
ンで配線され、そのドレインには順方向ダイオー
ド８３が寄生し、そのダイオードのＰ型領域のＰ
型多結晶シリコンに、CMOSインバータ８４−
８６−８５のゲートのＰ型多結晶シリコンが接続
されている。
ところでＮ型の多結晶シリコンをゲートとする
ＰチヤネルトランジスタはＰ型の多結晶シリコン
をゲートとする場合より1.0V程度閾値電圧が高
く、又、Ｐ型の多結晶シリコンをゲートとするＮ
チヤネルトランジスタはＮ型の多結晶シリコンを
ゲートする場合により1.0V程度閾値電圧が高く
なる。つまりインバータの反転電位が1.0V程度
シフトする。逆にこの性質は、インバータの反転
電位が問題となるレベルシフター、入出力インタ
ーフエイス等の回路として有効である。勿論本発
明の構成によれば、CMOS集積回路において集
積密度の向上が飛躍的に図られ、本発明の目的は
充分に達成される。
ＰチヤネルトランジスタはＰ型の多結晶シリコン
をゲートとする場合より1.0V程度閾値電圧が高
く、又、Ｐ型の多結晶シリコンをゲートとするＮ
チヤネルトランジスタはＮ型の多結晶シリコンを
ゲートする場合により1.0V程度閾値電圧が高く
なる。つまりインバータの反転電位が1.0V程度
シフトする。逆にこの性質は、インバータの反転
電位が問題となるレベルシフター、入出力インタ
ーフエイス等の回路として有効である。勿論本発
明の構成によれば、CMOS集積回路において集
積密度の向上が飛躍的に図られ、本発明の目的は
充分に達成される。
以上の如く本発明のCMOS集積回路は、Ｐチ
ヤネルトランジスタ及びＮチヤネルトランジスタ
ともに、同じ導電型の多結晶シリコンをゲート電
極とし、かつ相補的なトランジスタ対のドレイン
層間の電気的接続を行なう配線に多結晶シリコン
層を用いることにより、高集積化を実現したもの
であり、特に基本的なセル構造として２個のイン
バータを有するCMOSランダムアクセスメモリ
に応用すると有効である。
ヤネルトランジスタ及びＮチヤネルトランジスタ
ともに、同じ導電型の多結晶シリコンをゲート電
極とし、かつ相補的なトランジスタ対のドレイン
層間の電気的接続を行なう配線に多結晶シリコン
層を用いることにより、高集積化を実現したもの
であり、特に基本的なセル構造として２個のイン
バータを有するCMOSランダムアクセスメモリ
に応用すると有効である。
第１図は従来のCMOS集積回路の断面図。第
２図は従来のCMOS集積回路の断面図。 ２２……Ｐチヤネルトランジスタのゲート、２
５……Ｎチヤネルトランジスタのゲート、 第３図は本発明のCMOS集積回路を説明する
ための断面図。 ３１，３２，３３……各Ｐチヤネルトランジス
タのソース、ゲート、ドレイン、３４，３５，３
６……各Ｎチヤネルトランジスタのソース、ゲー
ト、ドレイン、３７，３９……電源配線。 第４図は第３図の等価回路。第５図は第３図に
おけるCMOSインバータの２個の接続回路図。
第６図は本発明のCMOS集積回路の断面図。第
７図は第６図におけるCMOSインバータの２個
の接続回路図。第８図は他のCMOSインバータ
の２個の接続回路図。
２図は従来のCMOS集積回路の断面図。 ２２……Ｐチヤネルトランジスタのゲート、２
５……Ｎチヤネルトランジスタのゲート、 第３図は本発明のCMOS集積回路を説明する
ための断面図。 ３１，３２，３３……各Ｐチヤネルトランジス
タのソース、ゲート、ドレイン、３４，３５，３
６……各Ｎチヤネルトランジスタのソース、ゲー
ト、ドレイン、３７，３９……電源配線。 第４図は第３図の等価回路。第５図は第３図に
おけるCMOSインバータの２個の接続回路図。
第６図は本発明のCMOS集積回路の断面図。第
７図は第６図におけるCMOSインバータの２個
の接続回路図。第８図は他のCMOSインバータ
の２個の接続回路図。
Claims (1)
- 【特許請求の範囲】 １ 第1N型多結晶シリコンからなる第１ゲート
配線と、Ｎ型の第１ソース層及び第１ドレイン層
と、第2N型多結晶シリコンからなる前記第１ド
レイン層からの第１引出し配線とから構成される
第1Nチヤネルトランジスタ、 前記第１ゲート配線から延長された前記第1N
型多結晶シリコンからなる第２ゲート配線と、Ｐ
型の第２ソース層及び第２ドレイン層と、第1P
型多結晶シリコンからなる前記第２ドレイン層か
らの第２引出し配線とから構成される第1Pチヤ
ネルトランジスタ、 前記第１引出し配線から延長された前記第2N
型多結晶シリコンからなる第３ゲート配線と、Ｎ
型の第３ソース層及び第３ドレイン層と、第3N
型多結晶シリコンからなる前記第３ドレイン層か
らの第３引出し配線とから構成される第3Nチヤ
ネルトランジスタ、 前記第１引出し配線から延長された前記第2N
型多結晶シリコンからなる第４ゲート配線と、Ｐ
型の第４ソース層及び第４ドレイン層と、第2P
型多結晶シリコンからなる前記第４ドレイン層か
らの第４引出し配線とから構成される第2Pチヤ
ネルトランジスタを有し、 前記第１引出し配線と前記第２引出し配線とが
直接接続されていると共に前記第３引出し配線と
前記第４引出し配線とが直接接続されており、か
つ前記第２引出し配線から前記第１引出し配線へ
の１方向の電気的導通がなされていると共に前記
第４引出し配線から前記第３引出し配線への１方
向の電気的導通がなされていることを特徴とする
CMOS集積回路。 ２ 第1P型多結晶シリコンからなる第１ゲート
配線と、Ｎ型の第１ソース層及び第１ドレイン層
と、第1N型多結晶シリコンからなる前記第１ド
レイン層からの第１引出し配線とから構成される
第1Nチヤネルトランジスタ、 前記第１ゲート配線から延長された前記第1P
型多結晶シリコンからなる第２ゲート配線と、Ｐ
型の第２ソース層及び第２ドレイン層と、第2P
型多結晶シリコンからなる前記第２ドレイン層か
らの第２引出し配線とから構成される第1Pチヤ
ネルトランジスタ、 前記第２引出し配線から延長された前記第2P
型多結晶シリコンからなる第３ゲート配線と、Ｎ
型の第３ソース層及び第３ドレイン層と、第2N
型多結晶シリコンからなる前記第３ドレイン層か
らの第３引出し配線とから構成される第2Nチヤ
ネルトランジスタ、 前記第２引出し配線から延長された前記第2P
型多結晶シリコンからなる第４ゲート配線と、Ｐ
型の第４ソース層及び第４ドレイン層と、第3P
型多結晶シリコンからなる前記第４ドレイン層か
らの第４引出し配線とから構成される第2Pチヤ
ネルトランジスタを有し、 前記第１引出し配線と前記第２引出し配線とが
直接接続されていると共に前記第３引出し配線と
前記第４引出し配線とが直接接続されており、か
つ前記第２引出し配線から前記第１引出し配線へ
の１方向の電気的導通がなされていると共に前記
第４引出し配線から前記第３引出し配線への１方
向の電気的導通がなされていることを特徴とする
CMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228132A JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228132A JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13952779A Division JPS5664465A (en) | 1979-10-29 | 1979-10-29 | C-mos integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372149A JPS6372149A (ja) | 1988-04-01 |
| JPH0429230B2 true JPH0429230B2 (ja) | 1992-05-18 |
Family
ID=16871717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62228132A Granted JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6372149A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd |
-
1987
- 1987-09-11 JP JP62228132A patent/JPS6372149A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372149A (ja) | 1988-04-01 |
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