JPS6150351A - Eprom装置 - Google Patents

Eprom装置

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JPS6150351A
JPS6150351A JP59171451A JP17145184A JPS6150351A JP S6150351 A JPS6150351 A JP S6150351A JP 59171451 A JP59171451 A JP 59171451A JP 17145184 A JP17145184 A JP 17145184A JP S6150351 A JPS6150351 A JP S6150351A
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eprom
chip
resin
casing
lead frame
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JP59171451A
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Yutaka Okuaki
奥秋 裕
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、紫外線消去形プログラマブル・リード・オ
ンリ・メモリ装置(以下EPROM装置)に関するもの
である。
(従来の技術) 第4図は、従来のサーディツプパッケージ(以下単にパ
ッケージという)構造のEPROM装置の斜視図であり
、第5図は第4図のA−A線切断面図である。また、第
6図は第5図の部分拡大図である。
これらの第4図〜第6図において、サーディツプヘッダ
(以下ヘッダという)let基材2とり一部3と低融点
ガラス4で構成されている。サーデイツプキャッグ(以
下キャップという)5は基材2と低融点ガラス4で構成
されている。基材2は通常アルミナ(A40g )で作
られている。
ヘッダ1の素子搭載部6にメモリ素子7と頭部8がアル
ミニウム蒸着されたグランド・ダイス9とをダイボンデ
ィングし、アルミニウムなどの金属細線10でワイヤー
ボンド後、ヘッダ1の上にキャップ5をのせて、低融点
ガラス4の融点、たとえば400〜500℃に設定した
シール炉の中をベル)K乗せて低融点ガラス4t−溶解
させてパッケージを封止して、 EPROM装置を完成
する。なお、11は窓である。
このような従来の組立法はシール温度が高温でおるため
、メモリ素子7の接地電極パッド12と、素子搭載部6
を経由してメモリ素子7の基板とを電気的に接続するア
ルミニウム細線10は金ペーストが焼結された素子搭載
部6と直接接続できないため、シリコンの小片からなる
グランド・ダイス9の頭部8と一旦接続するといった極
めてわずられしい作業を伴う。
さらに、サーディツプはこの種の装置パッケージでは、
現在最も安価なパッケージであるが、シール温度が高い
ために前述の欠点の他に金線(Au線)Kよるワイヤー
ボンドができず組立時間がかかること、さらに衝撃に弱
くしばしばパッケージ1      がかけf″りす机 また、装置の重量が重いため、プリント基板への搭載数
が制限されるなど種々の欠点を有していた。
このような欠点を克服すべく、特願昭58−18308
5号明細書に記載されているプラスチックモールド型の
EPROM装置および特@ 58−183086号明細
書に記載されているプラスチックモールド型のEPRO
M装置の製造方法が提案されている。
このうち、前者のEPROM装置の場合は、リードフレ
ームの素子搭載部にE F ROMチップを着設し、こ
のEPROMチップとリードフレームの端子部とを金属
細線で接続し、サーディツプパッケージでリードフレー
ムの端子部の一部を残して包囲したBP[)M装置にお
いて、EPROMチップと金属細線とを収納できる大き
さの開口部を有し、少なくとも底部は紫外線を透過する
材料で構成された有底筐体にEPROMチップと金属細
線とを収納するようにリードフレームを載置し、筐体内
に紫外線透過性樹脂を充填し、有底筐体の底部とリード
フレームの端子部の一部を残して筐体を絶縁性樹脂で包
囲したものである。
また、後者のEPROM装置の製造方法の場合は、リー
ドフレームの素子数搭載部にB P ROMチップを着
設する工程と、その後EPROMチップとリードフレー
ムの端子部とを金属細線で接続する工程とを含むB P
 R,0M装置の製造方法において、EPROMチップ
を収納できる大きさの開口部を有し、少なくとも底部が
紫外at透過する材料で構成された有底筐体の底部とE
PROMチップが対向するように、金属細線を接続した
リードフレームを開口部に載置し、その後有底筐体内に
紫外線を透過する樹脂を注入し、その後樹脂成形型内K
 リードフレームの端子部の一部が突出し、かつ筐体の
底部外側表面が内壁と密接するように配設し、樹脂成形
型内の残部に絶縁性樹脂を注入するようにしたものであ
る。
(発明が解決しようとする問題点) しかしながら、このプラスチックモールド′EPFoA
には以下に列挙するような欠点がある。
(1)紫外線透過性の樹脂は密着幅、耐水性が十分でな
く、パッケージとしての耐湿性が必ずしも十分でない。
また、熱応力に対しての強度が十分でなく、温度サイク
ル試験などにおいて、不良が発生することがあった。
(2)樹脂の紫外線透過性は十分でおったが、この樹脂
は高価であり、経済性に問題がち9、樹脂の使用量の削
減が望まれた。
(3)紫外線透過の樹脂は、全体を封止する封止樹脂と
の熱膨張係数に差があり、また、筐体の素材(アルミナ
)との熱膨張係数に差があり、樹脂封止工程において、
紫外線透過の樹脂にクラックが生じることがあった。
(問題を解決するための手段) この発明は、リードフレームと、  EPROMチップ
およびこのEPROMチップとリードフレームの端子部
とを接続する金属細線とを収納しかつ少なくとも底部に
紫外線を透過する材料で形成されてリードフレーム上に
載置された有底筺体と、この有底筐体の底部とEPRO
Mチップの主表面との間に充填された紫外線透過性樹脂
と、EPROMチップの周辺と有底筐体内に充填され紫
外線透過性樹脂とともに2重充填構造をなす第1の絶縁
性樹脂と、有底筐体の底部とリードフレームの端子部の
一部を残してこの有底筺体を包囲した第2の絶縁性樹脂
とを設けたものである。
(作用) この発明によれば、以上のようKEPROM装置を構成
しており、BFROMチップを紫外線透過性樹脂と第1
の絶縁性樹脂で包囲されているので、外部からの湿気、
不純物イオンなどからEPROMI保穫し、信頼性が高
く、しかも第1の絶縁性樹脂は紫外線透過性樹脂ではな
く、従来のごとく、サーディツプ型あるいはセラミック
型のパッケージで構成されたE F ROMに比較して
製造が容易で安価にできるものである。
(実施例) 以下、この発明のE F ROM装置の実施例について
図面に基づき説明する。第1図はその一実施例の構成を
示す断面図である。この第1図において、1   20
はこの発明のEPROM装置であり、21はそのリード
フレームである。リードフレーム21はチップ搭載部2
1aおよび配線パターン状をなす複数の端子部21bと
を有する金属板よりなるものである。
チップ搭載部21 a K EPROMチップ22が着
設されており、このEPROMテップ22の表面に形成
された電極とリードフレーム21の端子部21bとがア
ルミニウムあるいは金などの金属細線23で接続されて
いる。
この金属細線23と端子部21bとの接続部の外側のリ
ードフレーム21の表面上に有底筐体U(以下、単に筐
体と言う)が位置し、この接続部の外側から8280M
チップ22および金属細線23を包囲するように筐体2
4がかぶせられている。
この筐体24は、EPROMチップ22の紫外線照射面
と対向する底部24aが紫外線を透過する材料、たとえ
ば石英ガラス、アルミナで構成されていれば、このFi
PROM装置20としては満されるが、筐体24全体全
同一材料たとえばアルミナ、石英ガラス、または紫外線
透過性樹脂で構成した刀が製作は容易である。
さらに、この筺体24はその内部に8280Mチップ2
2または、チップ搭載部21aと筐体24の底部24a
の間隙に紫外線透過性樹脂25が配置されている。紫外
線透過性樹脂25の周辺およびEPROMチップ22、
チップ搭載部21aの周辺、金属細線23を絶縁性樹脂
28によって充填され、2重充填構造によりEP几OM
チップ22全外部からの湿気、不純物イオン(電極配線
腐食性イオン)などからBFROM ? ;プ221c
保役している。
したがって、EPROMチップ22の紫外線照射面は、
この紫外線透過性樹脂25で被覆されている。
この紫外線透過性樹脂25は、筐体24が有害な外部雰
囲気(機械的応力なども含む)からmMチップ22を保
饅し得るから、最低の条件として紫外線を透過するもの
でおれはよく、たとえば、シリコン系樹脂(東しJCR
−61,22)でよい。
また、筐体24内に充填された絶縁性樹脂28は信頼性
的に安定しているシリコン系樹脂(たとえば、東しJC
B−6110) 、エポキシ樹脂がよい。
さらに、このEPfLOM装置20は筺体24の底部2
4aの外側、つまり筺体外側頂面を除く、この筐体24
の周囲を包囲する合成樹脂による包囲容器26を有する
この包囲容器26を構成する第2の絶縁性樹脂(合成樹
脂)は、熱硬化性のエポキシ樹脂(フイラを含有した半
導体成形用)が前記アルミナあるいは、石英ガラスと強
い密着性を呈するので好ましい。
第2図はこの発明のBFROM装ト“の他の実施例の断
面図である。この第2図に付された符号は、第1図と同
一部分は、同一符号を付すことによル、その説明は割愛
しである。したがって、第1図の実施例と異なる部分に
ついてのみ以下説明する。
この第2図の実施例の筐体27は端子部21bと接する
開口部をこの外部リードとほぼ平行にかつEPROMチ
ップ22が搭載されている方向と逆方向に延びたrLJ
字状部27a1にもたせることにより、有害な外部雰囲
気、特に湿気の浸入路、り1シ筺体27と包囲容器26
との接触部の距離が増加するから、EPROMチップ2
2までの湿気の浸入路が長くなり、湿気によるEPRO
Mチップ22の特性劣化寿命が延長される。また包囲容
器26カ)らの筺体27の抜けが防止できる。
以上説明したように、この発明によれば、EPROM装
置20はEPROMチップ22の外周を包囲している第
1の絶縁性樹脂28が、紫外線透過性の樹脂でなく、絶
縁性樹脂によって構成されているため、サーディツプ型
あるいはセラミック型のノ(ツケージで構成された従来
のEPROM装置に比べ、樹脂自身が極めて安価である
から極めて低価格となる。
さらに、 EPROMチップ22を封止するいわゆるシ
ール温度が低温であるから、EPROMチップ22に与
える熱ストレスは軽減されるし、特に高速ワイヤボンド
として好適な金属細線23の使用が可能となる。
すなわち、シール温度が高いサーディツプ型パッケージ
においては、EPROMチップ22の表面電極のアルミ
ニウムと金属細線23とで二元合金が1      形
成され、配線抵抗が高くなるといり問題が生じるため、
電極と同種のアルミニウム線を用いて、これを回避して
いたが、この発明は合成樹脂によるシールのため、シー
ル温度が低いので、公金反応が進まない。したがって金
線が使用でき、高速ワイヤリングが実現できる。
さらに、従来のサーディツプ型EPROM装置が金ペー
ストと呼ばれるガラスに金が混入したものを、チップ搭
載部21aに焼結法により被着しているため、アルミニ
ウム線または金線’を直接接続させると、シール温度(
480℃程度の高温)で、ガラス中に含まれた鉛あるい
はその他の物質と曲記金とでアロイ化が進み、やは9配
線抵抗が高くなるという問題が生じていた。したがって
、従来のサーディツプ型EPROM装置は、グランド・
ダイスと呼ばれるシリコンJ・片を金ペーストに接着し
、このシリコン小片にアルミニウム金フラッンユした部
分とEP几OMチップとの電極とをアルミニウム線で接
続して、これを回避していたが、この発明は、金属板を
エツチングあるいは打ち抜き加工しテ配線ハターンにし
た公知のリードフレーム21のチップ搭載部21aと、
外部リードの容器内先端部の金メツキ部分と直接接続で
きるから、グランド・ダイスが不要となり、これを取り
付ける煩わしい作業からも開放される。
また、この発明のEPR,0M装置はサーディツプ型あ
るいはセラミック型のパッケージで構成された従来のE
PROM装置に比べ圧倒的に軽量であるため、プリント
基板への実装数の制限が緩和されること、さらに熱硬化
性の硬い樹脂で構成されているため、サーディツプ型の
パッケージのようにカケたりすることがないなど、種々
の多大な利益金生むものである。
さらに、特願昭58−183085号1および特願昭5
8−183086号の各明細書に開示された発明に対し
て、筐体24.27内の樹脂を紫外線透過性樹脂25と
、絶縁性樹脂28の2重構造としたので、以下に列挙す
るごとき利点が生じる。
(a)信頼性が向上した。すなわち、耐湿性、熱応力に
対する安定性が大幅に向上した。従来の紫外線透過性樹
脂は、耐湿性、熱応力に弱いので、この使用量を減らし
、代9に耐湿性、耐熱応力性の樹脂を用いたためである
世)経済性が向上した。すなわち、紫外線透過性樹脂は
高価であるので、この使用量全滅らすことによって、代
りに安価な絶縁性樹脂28′ft用いたためである。
(C)製造工程における不良が減少した。すなわち、モ
ールド樹脂封止に際して、紫外線透過性樹脂は熱膨張係
数が大きいので、クラックなどを発生することがあった
が、筐体内を紫外線透過性樹脂25と絶縁性樹脂28に
よる2層構造にすることにより、不良発生が減少した。
次に、以上のように構成されたこの発明の班πN装置の
製造方法について、第3図(a)〜第3図(e)の工程
説明図により述べる。まず、第3図(a)に示すように
、リードフレーム21のチップ搭載部21a上にEPR
OMチップ22を搭載してAgペーストヲ用いてダイス
ボンドにより接着させ、BPROM22の上面に形成さ
れた電極とリードフレーム21の端子部21b間を金属
細線23でワイヤボンドする。
次いで、第3図(b)に示すように、EPROMチップ
22の表面に紫外線透過性樹脂25t−ボッティングに
より注入し、このポツティング直稜、第3図(C)に示
すように、アルミナなどによる筐体24′f:かぶせる
。これにより、紫外線透過性樹脂25がEPFLOMチ
ップ22の表面と筐体24の底部24a間に充填された
状態となシ、この紫外線透過性樹脂25によυ、EPR
OMチップに筐体24が固定されることKなる。
次いで、この紫外線透過性樹脂25を加熱硬化させる。
次いで、第3図(d)に示すように、 EPROMチッ
プ22の周囲、金属細線23、チップ搭載部21aの周
辺を埋設するごとくに第1の絶縁性樹脂28を充填する
。この充填はEPROM装置2o全体の上下を逆にして
ボッティングにょシ注入する。
次いで、第1の絶縁性樹脂28を加熱硬化させた後、第
3図(e) K示すように、第2の絶縁性樹脂で封止し
て、包囲容器26を形成する。かくして、!    1
″EK″″b′″EPRO職”′°が44計4・(発明
の効果) 以上詳細に説明したように、この発明によれば、リード
フレームのチップ搭載部に載置したEPROMチップの
表面の電極とリードフレームの端子部とを金属細線で接
続した状態で、EPROMチップの上面と筐体の底部間
に紫外線透過性樹脂を充填させるとともに、このEPR
OMチップの周囲、チップ搭載部および金属細線を含む
ように第1の絶縁性樹脂IC筐体内圧充填して筐体内を
紫外線透過性樹脂とともに2重充填構造にしたので、信
頼性と経済性の向上ならびに製造中における不良の発生
率の低下が可能となるものである。
【図面の簡単な説明】
第1図はこの発明のEPROM装置の一実施例の断面図
、第21PIはこの発明のEPROM装置の他の実施例
の断面図、第3図(a)ないし第3図(e)はこの発明
のEPROM装置の製造工程を説明するための図、第4
図は従来のEPROM装置の斜視図、第5図は第4図の
A−A線の断面図、第6図は第5図の一部の拡大断面図
である。 20−EPROM装置、21−・・リート7t/−A、
21a・・・チップ搭載部、21b・・・端子部、22
・・・EPROMチップ、23・・・金属細線、24.
27・・・筐124a・・・筐体の底部、25・・・紫
外線透過性樹脂、26・・・包囲容器、28・・・絶縁
性樹脂。 特許出願人 沖電気工業株式会社 第1図 第2図 第3図 第4図 第5図 第 6 図

Claims (2)

    【特許請求の範囲】
  1. (1)リードフレームと、EPROMチップおよびこの
    EPROMチップとリードフレームの端子部とを接続す
    る金属細線とを収納しかつ少なくとも底部に紫外線を透
    過する材料で形成されて上記リードフレーム上に載置さ
    れた有底筐体と、この有底筐体の底部と上記EPROM
    チップの主表面との間に充填された紫外線透過性樹脂と
    、EPROMチップの周辺と有底筐体内に充填され紫外
    線透過性樹脂とともに2重充填構造をなす第1の絶縁性
    樹脂と、有底筐体の底部とリードフレームの端子部の一
    部を残してこの有底筐体を包囲した第2の絶縁性樹脂と
    よりなるEPROM装置。
  2. (2)筐体は底部とは反対側の端部がリードフレームと
    平行でかつ筐体の外部にのびるように「L」字形に形成
    されることを特徴とする特許請求の範囲第1項記載のE
    PROM装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6150353A (ja) * 1984-08-20 1986-03-12 Oki Electric Ind Co Ltd Eprom装置
US4890152A (en) * 1986-02-14 1989-12-26 Matsushita Electric Works, Ltd. Plastic molded chip carrier package and method of fabricating the same
EP0268181B1 (en) * 1986-11-15 1992-07-29 Matsushita Electric Works, Ltd. Plastic molded pin grid chip carrier package
US4939569A (en) * 1989-02-27 1990-07-03 Corning Incorporated Ultraviolet transmitting glasses for EPROM windows
US5834799A (en) * 1989-08-28 1998-11-10 Lsi Logic Optically transmissive preformed planar structures
FR2667982B1 (fr) * 1990-10-15 1997-07-25 Sgs Thomson Microelectronics Boitier moule de circuit integre a fenetre et procede de moulage.
US5196919A (en) * 1990-12-07 1993-03-23 Kyocera America, Inc. Use of a contamination shield during the manufacture of semiconductor packages
US5598034A (en) * 1992-07-22 1997-01-28 Vlsi Packaging Corporation Plastic packaging of microelectronic circuit devices
US5406699A (en) * 1992-09-18 1995-04-18 Matsushita Electric Industrial Co., Ltd. Method of manufacturing an electronics package
US5324888A (en) * 1992-10-13 1994-06-28 Olin Corporation Metal electronic package with reduced seal width
US5355016A (en) * 1993-05-03 1994-10-11 Motorola, Inc. Shielded EPROM package
US5436407A (en) * 1994-06-13 1995-07-25 Integrated Packaging Assembly Corporation Metal semiconductor package with an external plastic seal
US5410181A (en) * 1994-06-20 1995-04-25 Motorola, Inc. Assembly for mounting an electronic device having an optically erasable surface
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
JPH1197656A (ja) * 1997-09-22 1999-04-09 Fuji Electric Co Ltd 半導体光センサデバイス
DE19958229B4 (de) * 1998-12-09 2007-05-31 Fuji Electric Co., Ltd., Kawasaki Optisches Halbleiter-Sensorbauelement
JP2004119863A (ja) * 2002-09-27 2004-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
US9099391B2 (en) * 2013-03-14 2015-08-04 Infineon Technologies Austria Ag Semiconductor package with top-side insulation layer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6015152B2 (ja) * 1980-01-09 1985-04-17 株式会社日立製作所 樹脂封止半導体メモリ装置
JPS56137660A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device
JPS5759364A (en) * 1980-09-29 1982-04-09 Hitachi Ltd Semiconductor device
JPS5895844A (ja) * 1981-12-01 1983-06-07 Toshiba Corp 半導体装置
JPS58106851A (ja) * 1981-12-18 1983-06-25 Nec Corp 半導体装置
JPS58140250A (ja) * 1982-02-16 1983-08-19 東レ株式会社 成形用複合フイルム
JPS58207656A (ja) * 1982-05-28 1983-12-03 Fujitsu Ltd 樹脂封止型半導体装置およびその製造方法
JPS60117696A (ja) * 1983-11-30 1985-06-25 沖電気工業株式会社 Epromの実装構造

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EP0175489A2 (en) 1986-03-26
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