JPS6150325B2 - - Google Patents
Info
- Publication number
- JPS6150325B2 JPS6150325B2 JP10286881A JP10286881A JPS6150325B2 JP S6150325 B2 JPS6150325 B2 JP S6150325B2 JP 10286881 A JP10286881 A JP 10286881A JP 10286881 A JP10286881 A JP 10286881A JP S6150325 B2 JPS6150325 B2 JP S6150325B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- slave
- processing unit
- main
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Multi Processors (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主処理装置によつて従処理装置の処
理を管理する処理制御方式に関し、特に主処理装
置内に設けたタイマに従処理装置の処理時間を予
め設定することにより、複数の従処理装置の処理
を能率良く主処理装置によつて管理できる様にし
た処理制御方式に関する。
理を管理する処理制御方式に関し、特に主処理装
置内に設けたタイマに従処理装置の処理時間を予
め設定することにより、複数の従処理装置の処理
を能率良く主処理装置によつて管理できる様にし
た処理制御方式に関する。
一般に、集積回路の組立て工程は等は各種装置
から構成されており、これらの装置は従来、比較
的処理能力の高いデイジタルコンピユータを用い
てそれらの処理工程が自動化されている。
から構成されており、これらの装置は従来、比較
的処理能力の高いデイジタルコンピユータを用い
てそれらの処理工程が自動化されている。
この自動化は組立て工程の各種装置から出され
る割込み信号を主処理装置である上記デイジタル
コンピユータへ送出し、該コンピユータにその割
込み要求が受け入れられたときにその割込みを出
した装置に所定の動作を開始させる様に構成され
ている。
る割込み信号を主処理装置である上記デイジタル
コンピユータへ送出し、該コンピユータにその割
込み要求が受け入れられたときにその割込みを出
した装置に所定の動作を開始させる様に構成され
ている。
しかしながら、この様な割込み制御により複数
の装置を制御するには複雑な多重割込み制御が必
要であり処理能力の低いコンピユータ例えばマイ
クロコンピユータを主処理装置として採用する場
合には不向きである。
の装置を制御するには複雑な多重割込み制御が必
要であり処理能力の低いコンピユータ例えばマイ
クロコンピユータを主処理装置として採用する場
合には不向きである。
また、従来は主処理装置から各従処理装置に対
して処理開始の指令を出した後、主処理装置が一
定の時間間隔で従処理装置が処理を完了したかど
うか調べる必要があり、これが主処理装置の処理
能率を下げていた。
して処理開始の指令を出した後、主処理装置が一
定の時間間隔で従処理装置が処理を完了したかど
うか調べる必要があり、これが主処理装置の処理
能率を下げていた。
そこで、本発明は主処理装置が従処理装置に対
して処理開始指令を出したあとは、主処理装置内
に設けたタイマがタイマアツプするまで従処理装
置との接続を切断できる様にして主処理装置の負
荷を軽減し、マイクロコンピユータでも複数の従
処理装置を効率よく多重制御できる様にすること
を目的とするものである。
して処理開始指令を出したあとは、主処理装置内
に設けたタイマがタイマアツプするまで従処理装
置との接続を切断できる様にして主処理装置の負
荷を軽減し、マイクロコンピユータでも複数の従
処理装置を効率よく多重制御できる様にすること
を目的とするものである。
上記問題点は、主処理装置により従処理装置の
処理を制御する処理制御方式において、上記主処
理装置に上記従処理装置の処理完了予定時刻をセ
ツトするタイマを設け、上記従処理装置に上記主
処理装置より指令を受取可能であることを示す処
理可能フラグ表示手段と、処理が完了したことを
示す処理完了フラグ表示手段とを設け、上記主処
理装置が上記処理可能フラグを確認して上記従処
理装置に対して処理開始を指令すると共に上記タ
イマを起動した後、上記従処理装置との接続を一
旦切離し、上記タイマが処理完了予定時刻を示す
まで他の処理を行い、上記タイマが処理完了予定
時刻を示すと、上記主処理装置は上記従処理装置
との接続を復旧して上記処理完了フラグを確認す
ることで従処理装置に対する１回の制御を完結す
る様にしたことを特徴とする処理制御方式によつ
て解決される。
処理を制御する処理制御方式において、上記主処
理装置に上記従処理装置の処理完了予定時刻をセ
ツトするタイマを設け、上記従処理装置に上記主
処理装置より指令を受取可能であることを示す処
理可能フラグ表示手段と、処理が完了したことを
示す処理完了フラグ表示手段とを設け、上記主処
理装置が上記処理可能フラグを確認して上記従処
理装置に対して処理開始を指令すると共に上記タ
イマを起動した後、上記従処理装置との接続を一
旦切離し、上記タイマが処理完了予定時刻を示す
まで他の処理を行い、上記タイマが処理完了予定
時刻を示すと、上記主処理装置は上記従処理装置
との接続を復旧して上記処理完了フラグを確認す
ることで従処理装置に対する１回の制御を完結す
る様にしたことを特徴とする処理制御方式によつ
て解決される。
以下、添付図面を参照しながら、本発明の一実
施例を説明する。
施例を説明する。
第１図は集積回路組立工程に設けられる供給用
の搬送装置Ａ、ワイヤボンダB1，B2、排出用の
搬送装置Ｃを示す図である。これらの装置Ａ，
B1，B2，Ｃは第２図に示す様にそれぞれ従処理
装置（以下、MPUと称する）を内蔵している。
即ち、供給用の搬送装置ＡはMPU１で、ワイヤ
ボンダB1はMPU２で、ワイヤボンダB2はMPU３
で、排出用の搬送装置ＣはMPU４によつて制御
される。また、これらMPU１〜４は主処理装置
１１によつて管理され、主処理装置１１からの指
令を受けてMPU１〜４は処理を開始する。更に
MPU１〜４には、それぞれ処理可能フラグ表示
手段例えばレジスタ３，４，５，６、及び処理完
了表示手段例えばレジスタ７，８，９，１０が設
けられている。この処理可能フラグはMPUが主
処理装置１１から指令を受けることが可能な状態
であるときにセツトされ、処理完了フラグは
MPUが処理を完了したときにセツトされ、いず
れも主処理装置１１側から読み取り可能に構成さ
れている。
の搬送装置Ａ、ワイヤボンダB1，B2、排出用の
搬送装置Ｃを示す図である。これらの装置Ａ，
B1，B2，Ｃは第２図に示す様にそれぞれ従処理
装置（以下、MPUと称する）を内蔵している。
即ち、供給用の搬送装置ＡはMPU１で、ワイヤ
ボンダB1はMPU２で、ワイヤボンダB2はMPU３
で、排出用の搬送装置ＣはMPU４によつて制御
される。また、これらMPU１〜４は主処理装置
１１によつて管理され、主処理装置１１からの指
令を受けてMPU１〜４は処理を開始する。更に
MPU１〜４には、それぞれ処理可能フラグ表示
手段例えばレジスタ３，４，５，６、及び処理完
了表示手段例えばレジスタ７，８，９，１０が設
けられている。この処理可能フラグはMPUが主
処理装置１１から指令を受けることが可能な状態
であるときにセツトされ、処理完了フラグは
MPUが処理を完了したときにセツトされ、いず
れも主処理装置１１側から読み取り可能に構成さ
れている。
上記各MPUは主処理装置１１からの指令に応
答して処理を開始する。１２は主処理装置１１内
の中央処理装置であり、MPUに対する指令の送
出、MPUとの情報の授受を行う。１３は処理要
求フラグテーブルで、これは中央処理装置１２が
参照するもので、後述するとおり予め定められた
優先順位に従つてテーブル内のフラグに対応する
MPUからの要求の処理が行われる。１４はタイ
マで、各MPUに対応して設けられる。従つて、
本実施例ではタイマ１４のなかに４つのタイマユ
ニツトがある。これらのタイマは所定値から１づ
つ減算を行うカウンタ、０に１づつ加算していき
所定値までカウントするカウンタ、もしくは１回
の終了に所定時間を要するプログラムの実行回数
を数えることで計時する様な手段で構成される。
尚、１つのMPUが複数種類の処理を行う場合に
は、各処理に対応するタイマユニツトを設ける
か、タイマユニツトの設定時間を処理毎に変えら
れる様にする。
答して処理を開始する。１２は主処理装置１１内
の中央処理装置であり、MPUに対する指令の送
出、MPUとの情報の授受を行う。１３は処理要
求フラグテーブルで、これは中央処理装置１２が
参照するもので、後述するとおり予め定められた
優先順位に従つてテーブル内のフラグに対応する
MPUからの要求の処理が行われる。１４はタイ
マで、各MPUに対応して設けられる。従つて、
本実施例ではタイマ１４のなかに４つのタイマユ
ニツトがある。これらのタイマは所定値から１づ
つ減算を行うカウンタ、０に１づつ加算していき
所定値までカウントするカウンタ、もしくは１回
の終了に所定時間を要するプログラムの実行回数
を数えることで計時する様な手段で構成される。
尚、１つのMPUが複数種類の処理を行う場合に
は、各処理に対応するタイマユニツトを設ける
か、タイマユニツトの設定時間を処理毎に変えら
れる様にする。
上述した優先順位は上記構成では主なものをあ
げると次の様になつている。
げると次の様になつている。
優先順位 処理種別
１ 搬送装置Ａからの物の送出
２ ワイヤボンダB2から物の取り出し
３ ワイヤボンダB1から物の取り出し
４ ワイヤボンダB1から物の要求
５ ワイヤボンダB2から物の要求
これらの処理要求があることを表す処理要求フ
ラグの各々は、各処理装置が要求を出すとその処
理装置内のMPUを介して主処理装置１１内のテ
ーブル１３内のその要求の優先順位に対応する位
置にセツトされる。
ラグの各々は、各処理装置が要求を出すとその処
理装置内のMPUを介して主処理装置１１内のテ
ーブル１３内のその要求の優先順位に対応する位
置にセツトされる。
以下に、本発明にかかる装置の全体的な動作を
説明する。
説明する。
上述した装置系が動作し始めて搬送装置Ａによ
つて被処理物、たとえばリードフレームがワイヤ
ボンダB1またはB2へ供給され、ワイヤボンダB1
またはB2で処理が終わつたリードフレームが搬
送装置Ｃによつて取り出されるとする。
つて被処理物、たとえばリードフレームがワイヤ
ボンダB1またはB2へ供給され、ワイヤボンダB1
またはB2で処理が終わつたリードフレームが搬
送装置Ｃによつて取り出されるとする。
この状態に於いて、例えばワイヤボンダB2に
内蔵されたMPU３が処理要求を出すと、主処理
装置１１内のテーブル１３の対応位置にフラグが
セツトされる。このときテーブル１３には他の
MPUによつてセツトされたフラグも立つている
こともある。尚、上記処理要求が送出されるとき
にはMPU３の処理可能フラグもレジスタ５にセ
ツトされている。
内蔵されたMPU３が処理要求を出すと、主処理
装置１１内のテーブル１３の対応位置にフラグが
セツトされる。このときテーブル１３には他の
MPUによつてセツトされたフラグも立つている
こともある。尚、上記処理要求が送出されるとき
にはMPU３の処理可能フラグもレジスタ５にセ
ツトされている。
中央処理装置１２は、MPUの何れかに現在出
している指令を送出し終わるとテーブル１３をチ
エツクする。MPU３によつてセツトされた優先
順位が高い場合には、中央処理装置１２はMPU
３との接続を行い、レジスタ５に処理可能フラグ
が立つているかチエツクする。そしてMPU３が
現時点で確実に指令を受付可能であることを確認
する。その結果、MPU３が指令を受付可能であ
ることが確認されると、中央処理装置１２は
MPU３に対して処理開始指令を送出する。ま
た、このとき中央処理装置１２はMPU３の処理
完了予定時刻を主処理装置１内のタイマ１４にセ
ツトする。以上の処理が終わると中央処理装置１
２はMPU３との接続を切り離して、他のMPUか
らの処理要求の処理に移行する。その後中央処理
装置１２はタイマ１４がタイムアツプするまで
MPU３の制御には全く関与しない。
している指令を送出し終わるとテーブル１３をチ
エツクする。MPU３によつてセツトされた優先
順位が高い場合には、中央処理装置１２はMPU
３との接続を行い、レジスタ５に処理可能フラグ
が立つているかチエツクする。そしてMPU３が
現時点で確実に指令を受付可能であることを確認
する。その結果、MPU３が指令を受付可能であ
ることが確認されると、中央処理装置１２は
MPU３に対して処理開始指令を送出する。ま
た、このとき中央処理装置１２はMPU３の処理
完了予定時刻を主処理装置１内のタイマ１４にセ
ツトする。以上の処理が終わると中央処理装置１
２はMPU３との接続を切り離して、他のMPUか
らの処理要求の処理に移行する。その後中央処理
装置１２はタイマ１４がタイムアツプするまで
MPU３の制御には全く関与しない。
一方、MPU３はワイヤボンダB2が処理を完了
するとレジスタ９に処理完了フラグをセツトする
と共に中央処理装置１２に送出すべき情報、例え
ばワイヤボンダが何号機であるかを示す情報や処
理したリードフレームの数等の情報を転送する準
備をする。
するとレジスタ９に処理完了フラグをセツトする
と共に中央処理装置１２に送出すべき情報、例え
ばワイヤボンダが何号機であるかを示す情報や処
理したリードフレームの数等の情報を転送する準
備をする。
中央処理装置１２はMPU３との接続を切り離
した後、他の制御に移行しているが、前記タイマ
１４がタイムアツプしたことが検知されると、
MPU３の処理完了をチエツクする処理に移る。
即ち、中央処理装置１２はMPU３との接続を復
旧し、レジスタ９に処理完了フラグが立つている
かを調べ、且つMPU３からの情報を受信して以
前に出した指令が完結したことを認識する。その
後、中央処理装置１２再びテーブル１３をチエツ
クして前記と同様の処理を行う。
した後、他の制御に移行しているが、前記タイマ
１４がタイムアツプしたことが検知されると、
MPU３の処理完了をチエツクする処理に移る。
即ち、中央処理装置１２はMPU３との接続を復
旧し、レジスタ９に処理完了フラグが立つている
かを調べ、且つMPU３からの情報を受信して以
前に出した指令が完結したことを認識する。その
後、中央処理装置１２再びテーブル１３をチエツ
クして前記と同様の処理を行う。
上述した動作は各MPUの処理要求毎に行わ
れ、各MPUへの指令及び処理完了の確認は主処
理装置１１によつて多重的に逐行される。
れ、各MPUへの指令及び処理完了の確認は主処
理装置１１によつて多重的に逐行される。
この様に、中央処理装置１２は処理完了予定時
刻の到来時にのみ処理完了フラグがレジスタに立
つているどうか見にいくだけなので中央処理装置
１２の負荷は大幅に軽減される。
刻の到来時にのみ処理完了フラグがレジスタに立
つているどうか見にいくだけなので中央処理装置
１２の負荷は大幅に軽減される。
上記実施例では集積回路の組立工程中に設けら
れる各種装置の制御について説明したが、その他
の装置群の制御に用い得るものであることは当業
者に容易に理解され得ることである。また、上述
の処理完了予定時刻は一定した時刻でなく、処理
環境に伴つて、これを適性なる時刻に変更しうる
様に構成しても良い。また、時刻を経過時間とし
ても良いことは言うまでもない。
れる各種装置の制御について説明したが、その他
の装置群の制御に用い得るものであることは当業
者に容易に理解され得ることである。また、上述
の処理完了予定時刻は一定した時刻でなく、処理
環境に伴つて、これを適性なる時刻に変更しうる
様に構成しても良い。また、時刻を経過時間とし
ても良いことは言うまでもない。
以上説明した様に本発明によれば次の効果が得
られる。
られる。
中央処理装置１２は、MPUに処理開始の指
令を出した後、MPUの処理完了を一定時間間
隔でチエツクする必要がなく、予め設定した時
間が経過した後にタイマがタイムアツプした時
にのみMPU側の処理完了フラグをチエツクす
る構成としたので、中央処理装置１２の負荷を
大幅に軽減できる。
令を出した後、MPUの処理完了を一定時間間
隔でチエツクする必要がなく、予め設定した時
間が経過した後にタイマがタイムアツプした時
にのみMPU側の処理完了フラグをチエツクす
る構成としたので、中央処理装置１２の負荷を
大幅に軽減できる。
その結果、マイクロコンピユータの様な処理
能力の低いものでも、複数の装置を一括して管
理し、制御することができる。
能力の低いものでも、複数の装置を一括して管
理し、制御することができる。
また従処理装置から主処理装置へ割込みをか
ける方法では、主処理装置が優先順位の高い処
理を実行している場合でも従処理装置からの割
込み要求に応じて、一旦処理を中断しなければ
ならなかつた。
ける方法では、主処理装置が優先順位の高い処
理を実行している場合でも従処理装置からの割
込み要求に応じて、一旦処理を中断しなければ
ならなかつた。
これに対して本発明では、優先順位を考慮して
主処理装置は優先順位の高い処理を行う従処理装
置に対して処理開始指令を出すようにしたので、
優先順位の高い処理を中断することはなくなる。
主処理装置は優先順位の高い処理を行う従処理装
置に対して処理開始指令を出すようにしたので、
優先順位の高い処理を中断することはなくなる。
第１図は集積回路の組立工程中に設けられる各
種装置を示す図、第２図は主処理装置と従処理装
置の構成を示す図である。 図中、１１は主処理装置、MPU１〜MPU４は
従処理装置、３〜６は処理可能フラグ表示手段、
７〜９は処理完了表示手段、１３は処理要求フラ
グテーブル、１４はタイマである。
種装置を示す図、第２図は主処理装置と従処理装
置の構成を示す図である。 図中、１１は主処理装置、MPU１〜MPU４は
従処理装置、３〜６は処理可能フラグ表示手段、
７〜９は処理完了表示手段、１３は処理要求フラ
グテーブル、１４はタイマである。
Claims (1)
- 【特許請求の範囲】 １ １台の主処理装置に対してそれぞれ優先順位
が与えられた処理を行う複数台の従処理装置を設
け、該主処理装置により従処理装置の処理を制御
する処理制御方式において、 上記主処理装置に上記従処理装置の処理完了予
定時刻をセツトするタイマを設け、 上記従処理装置に上記主処理装置より指令を受
取可能であることを示す処理可能フラグ表示手段
と、処理が完了したことを示す処理完了フラグ表
示手段とを設け、 上記主処理装置は上記処理可能フラグを上記優
先順位に従つて調べ、該処理可能フラグを確認し
た優先順位の高い処理を行う従処理装置に対して
処理開始を指令すると共に上記タイマを起動した
後、上記従処理装置との接続を一旦切離し、上記
タイマが処理完了予定時刻を示すまで他の処理を
行い、 上記タイマが処理完了予定時刻を示すと、上記
主処理装置は上記従処理装置との接続を復旧して
上記処理完了フラグを確認することで従処理装置
に対する１回の制御を完結する様にしたことを特
徴とする処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286881A JPS584401A (ja) | 1981-06-30 | 1981-06-30 | 処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286881A JPS584401A (ja) | 1981-06-30 | 1981-06-30 | 処理制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584401A JPS584401A (ja) | 1983-01-11 |
| JPS6150325B2 true JPS6150325B2 (ja) | 1986-11-04 |
Family
ID=14338877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286881A Granted JPS584401A (ja) | 1981-06-30 | 1981-06-30 | 処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584401A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654443B2 (ja) * | 1984-05-02 | 1994-07-20 | 三菱電機株式会社 | シ−ケンス処理方式 |
-
1981
- 1981-06-30 JP JP10286881A patent/JPS584401A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS584401A (ja) | 1983-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7293119B2 (en) | DMA data transfer between low-overhead processor and connected external circuitry using transactions log | |
| US5619705A (en) | System and method for cascading multiple programmable interrupt controllers utilizing separate bus for broadcasting interrupt request data packet in a multi-processor system | |
| JPH01162967A (ja) | 割込み処理方法及び装置 | |
| JPS6150325B2 (ja) | ||
| JPS58151743A (ja) | ポ−リング方式 | |
| JPH0578925A (ja) | 通信制御方法 | |
| JPS6126706B2 (ja) | ||
| JPS61138354A (ja) | デユアル・バス型高速デ−タ処理回路 | |
| JP2573332B2 (ja) | データ転送制御方法 | |
| JPH01103046A (ja) | 通信制御方式 | |
| JPH01219942A (ja) | Ｄｍａコントローラ装置 | |
| JPH01192239A (ja) | 通信回線におけるポーリング方式 | |
| JP2639348B2 (ja) | オンラインプログラムの電文受信方式 | |
| JPS62143154A (ja) | 入出力制御装置 | |
| JPH0431421B2 (ja) | ||
| JPS62145345A (ja) | 直接メモリアクセス間隔制御方式 | |
| JPH02201680A (ja) | Ｄｍａデータ転送回路 | |
| JPH02282855A (ja) | Ｄｍａ転送制御方法 | |
| JPS59220823A (ja) | インタフエ−ス制御方式 | |
| JPH04162106A (ja) | プログラマブルコントローラの遠隔入出力システム | |
| Newman et al. | The MC6809 In DMA Mode on the IEEE-488 Bus | |
| JPS6240561A (ja) | デ−タ通信制御装置 | |
| JPH0287248A (ja) | データ転送システム | |
| JPH04139555A (ja) | バス中継装置 | |
| JPH0587646U (ja) | マルチデータ伝送装置 |