JPH0287248A - データ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮五立１ 本発明はデータ転送システムに関し、特に回線からのデ
ータを受信し、所定の記憶装置に転送するデータ転送シ
ステムに関する。

良米及皿 従来、この種のデータ転送システムにおいては回線から
のシリアルデータの受信制御を行うためのシリアルコン
トローラが設けられていた。そのシリアルコントローラ
には、受信データＡＩ衝レジスタ（ＲＸ　Ｆ　Ｉ　ＦＯ
）が設けられていた。そして、ＨＤＬＣ（旧ｇｈ　Ｌｅ
ｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ　Ｐｒｏ
ｃｅｄｕｒｅ＞手順等のフレーム同期によるデータ回線
からフレームを連続して受信する際、前フレームの受信
完了をホストプロセッサに通知後、ホストプロセッサが
受信バッファを切換えて受信を再スタートするまでの間
に受信した次フレームのキャラクタを前述のＲｘＦＩＦ
Ｏに一時待避しておくことにより受信処理の継続を図っ
ていた。

その従来のデータ転送システムにおけるデータの転送制
御について第２図及び第３図を用いて説明する。

第２図はデータ転送システムの構成を示すブロック図、
第３図は従来のデータ転送システムにおけるデータの流
れを示す概念図である。

第２図においてデータ転送システムは、ホストプロセッ
サ１と、システムバス２と、メインメモリ３と、システ
ムインタフェース６を有するシリアルコントローラ１２
とを含んで構成されている。

シリアルコントローラ１２は、システムインタフェース
６と、内部バス７と、内部コントローラ８と、ＤＭＡコ
ントローラ９と、ＲＸＦＩＦＯＩＯと、レシーバ１１と
を含んで構成されている。

さらに、内部コントローラ８は内部プロセッサと、アド
レスＦＩＦＯと、レジスタとを含んで構成されている。

ホストプロセッサ１はシリアルコントローラ１２内の内
部コントローラ８に対して受信バッファ用メモリ５（第
３図参照）の領域がメインメモリ３内のどこに位置する
か等の情報を与えて制御を行うものである。また、この
ホストプロセッサ１は図示せぬ他の装置の制御も行うも
のである。

内部コントローラ８内の内部プロセッサはホストプロセ
ッサ１からの指示を解析し、レシーバ１１、Ｒｘ　ＦＩ
ＦＯＩＯ及びＤＭＡコントローラ９を制御し、受信デー
タの流れを管理するものである。

内部コントローラ８内のアドレスＦＩＦＯはデータのフ
レーム単位に情報サイズ／受信状態詳細等を格納するた
めのメモリアドレスの一時記憶及び作業領域となるもの
である。

内部コントローラ８内のレジスタはホストプロセッサ１
からのデータを保持するものである。

かかる構成において、レシーバ１１において受信された
図示せぬ回線からのデータは第３図の破線で示されてい
るように一旦ＲｘＦＩＦＯに保持された後、ＤＭＡコン
トローラ９の制御により内部バス７、システムインタフ
ェース６、及びシステムバス２を介してメインメモリ３
内の受信バッファ用メモリ５の領域に記憶されていた。

しかし、上述した従来のデータ転送システムにおける受
信制御では、受信フレーム完了検出時から受信再スター
トするまでのホストプロセッサ！側の処理時間とＲｘＦ
ＴＦＯｌｏの受信キャラクタの退避能力（つまり、記憶
容量）とに関連があり、回線速度が高速になると連続し
たフレームの受信時、ホストプロセッサ１の受信バッフ
ァ用メモリ５の切換え処理中にＲｘＦＩＦＯｌｏがオー
バランを発生していた。

これは、ホストプロセッサ１はシリアルコントローラ１
２以外にも多くのＬＳＩ、装置等を制御しており、シリ
アルコントローラ１２からの割込みへの随時対応が不可
能で、一定時間の遅延発生により割込解析処理が遅れて
しまうことが原因であった。そのため、データ退避不能
となり、連続したフレームの後続のフレームを受信でき
なくなるという欠点があった。

九五ａｌ豊 本発明の目的は、ＲｘＦＩＦＯのオーバランを防止する
ことができるデータ転送システムを提供することである
。

几匪ΩＡ羞 本発明のデータ転送システムは、回線からのデータを一
時的に記憶する小容量の記憶手段と、前記記憶手段より
大容量の受信バッファ用メモリと、前記記憶手段から前
記受信バッファ用メモリへのデータ転送を制御する第１
のデータ転送制御手段とを含むデータ転送システムであ
って、前記記憶手段と前記受信バッファ用メモリとの中
間に設けられ、前記記憶手段の出力データを記憶する中
１ｍ記憶手段と、前記第１のデータ転送制御手段がビジ
ー状態のとき前記記憶手段から前記中間記憶手段へのデ
ータ転送を制御する第２のデータ転送制御手段とを有し
、前記第１のデータ転送制御手段はビジー状態が解除と
なったとき前記中間記憶手段から前記受信バッファ用メ
モリへのデータ転送を制御することを特徴とする。

Ｋ１重 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるデータ転送システムの−実施例の
データの流れを示す概念図であり、第３図と同等部分は
同一符号により示されている０本発明の一実施例による
データ転送システムは、その構成自体は従来のそれと同
様である（第２図参照）、第１図において、本発明の一
実施例によるデータ転送システムは第３図のＲｘＦＩＦ
Ｏｌｏ及び受信バッファ用メモリ５の他に受信フレーム
ＦＩＦＯ用メモリ４を含んで構成されるものである。

この受信フレームＦＩＦＯ用メモリ４は受信バッファ用
メモリ５と同様にメインメモリ３内の領域であり、ホス
トプロセッサ１が他の処理を行っているときくつまり、
ビジー状態）のときにＦＩＦＯＩＯに保持されたデータ
が内部コントローラ８内の内部プロセッサの制御により
ＤＭＡ転送される領域である。

このようにＲｘＦＩＦＯｌｏ及び受信バッファ用メモリ
５の他に内部プロセッサの制御によりデータがＤＭＡ転
送されて記憶される受信フレームＦＩＦＯ用メモリ４を
中間的に設けることによりＲｘＦＩＦＯｌｏのオーバラ
ンを防止することができるのである。

以下、第４図〜第８図を用いて本実施例のデータ転送シ
ステムの制御動作について説明する。

第４図は受信フレームＦＩＦＯ用メモリ４の構造と転送
方式とを示す概略図である。

回線から送られてくるシリアルデータはレシーバ１１で
受信され、ＲＸＦＩＦＯに保持される。

そして、シリアルデータは予め設定されたビット数にア
センブルされ、フレームデータ（パラレルデータ）とし
て受信フレームＦＩＦＯ用メモリ４へ転送される。

ここで、各フレームデータは第４図に示されているよう
に情報レングスと受信状態詳細エリアとが先頭に付加さ
れたフレーム１．２．３・・・・・・とじて受信フレー
ムＦＩＦＯ用メモリ４内に連続して格納される０次にホ
ストプロセッサ１から要求があれば指定された受信バッ
ファ用メモリ５上へフレーム１．２．３・・・・・・の
順でＤＭＡ転送される。

その結果、受信バッファ用メモリ５には各７レームが記
憶されることになる。

また、第５図及び第６図は本実施例によるデータ転送シ
ステムの制御シーゲンス例を示す概略図である。

第５図において、まず最初にホストプロセッサ１からシ
リアルコントローラ１２にモード設定等のイニシャライ
ズ指示をする（ステップ５・１）。

次に、ホストプロセッサ１からシリアルコントローラ１
２に受信フレームＦＩＦＯアドレス／レングスの登録（
ステップ５２）及び受信バッファアドレス／レングスの
登録〈ステップ５３）をする、さらに、ホストプロセッ
サ１はシリアルコントローラ１２に対して受信開始を支
持する（ステップ５４）。

回線からフレーム１が到着すると（ステップ５５）、受
信バッファ用メモリ５が登録されており、受信フレーム
ＦＩＦＯ用メモリ４が未使用状態であるため、フレーム
１のデータは直接受信バッファ用メモリ５にＤＭＡ転送
される（ステップ５６）、そして、ステップ５６のＤＭ
Ａ転送完了時にはシリアルコントローラ１２からホスト
プロセッサ１に完了割込で通知する（ステップ５７）。

ホストプロセッサ１はステップ５７の完了確認後、ステ
ップ５３で登録した受信バッファ用メモリ５に格納され
たフレーム１を解析する（ステップ５８）。

また、ホストプロセッサ１が新しい受信バッファ用メモ
リ５を登録する前に回線からフレーム２が到着したとす
る（ステップ５９）、この場合には受信バッファ用メモ
リ５が未登録なのでフレーム２は受信フレームＦＩＦＯ
用メモリ４へＤＭＡ転送される（ステップ６０）、さら
に、フレーム２の受信フレームＦＩＦＯ用メモリ４への
転送完了後、回線からフレーム３が到着したとする（ス
テップ６１）、この場合においても受信バッファ用メモ
リ５が未登録なのでフレーム３も受信フレームＦＩＦＯ
用メモリ４へＤＭＡ転送される（ステップ６２）。

次に、ホストプロセッサ１からシリアルコントローラ１
２に受信バッファアドレス／レングスの登録をしくステ
ップ６３）、受信フレームＦＩＦＯ用メモリ４に格納さ
れている最も古いフレームデータすなわちフレーム２が
（ステップ６３）で登録された受信バッファ用メモリ５
へＤＭＡ転送される〈ステップ６４）。

そして、フレーム２をステップ６３で指定された受信バ
ッファ用メモリ５へ格納完了後、シリアルコントローラ
１２からホストプロセッサ１に完了割込で通知する（ス
テップ６５）。

ホストプロセッサ１はステップ６５の完了割込確認後ス
テップ６３で登録した受信バッファ用メモリ５に格納さ
れたフレーム２を解析しくステップ６６）、受信バッフ
ァアドレス／レングスを登録する（ステップ６７）。

すると、受信フレームＦＩＦＯ用メモリ４に格納されて
いる最も古いフレームデータすなわちフレーム３がステ
ップ６７で登録された受信バッファ用メモリ５へＤＭＡ
転送される（ステップ６８）、そして、フレーム３をス
テップ６７で指定された受信バッファ用メモリ５へ格納
完了後、シリアルコントローラ１２からホストプロセッ
サ１に完了割込で通知する（ステップ６９）。

ホストプロセッサ１はステップ６つの完了割込確認後、
ステップ６７で登録した受信バッファ用メモリ５に格納
されたフレーム３を解析し、受信バッファアドレス／レ
ングスを登録する（ステップ７０）。

一方、第６図において、第５図と同様にホストプロセッ
サ１からシリアルコントローラ１２にイニシャライズ指
示（ステップ７１）、受信フレームＦＩＦＯアドレス／
レングスの登録（ステップ７２）、受信バッファアドレ
ス／レングスの、登録（ステップ７３）が行われた後、
受信開始が指示される（ステップ７４）。

回線からフレーム１が到着すると（ステップ７５）、受
信バッファ用メモリ５が登録されており、受信フレーム
ＦＩＦＯ用メモリ４が未使用状態であるため、フレニム
１のデータは直接受信バッファ用メモリ５にＤＭＡ転送
される（ステップ７６）、そして、ステップ７６のＤＭ
Ａ転送完了時にはシリアルコントローラ１２からホスト
プロセッサ１に完了割込で通知する（ステップ７７）。

ホストプロセッサ１はステップ７７の完了割込確認後、
ステップ５３で登録した受信バッファ用メモリ５に格納
されたフレーム１を解析する（ステップ７８）。

次に、受信バッファ用メモリ５が未登録時に回線からフ
レーム２が到着したとする（ステップ７９）、この場合
には第５図の場合と同様に受信フレームＦＩＦＯ用メモ
リ４にフレーム２のＤＭＡ転送を開始しくステップ８０
）、ＤＭＡ転送中にホストプロセッサ１が受信バッファ
アドレス／レングスの登録を行う（ステップ８１）。

シリアルコントローラ１２は受信フレーム１１ＦＯ用メ
モリ４に格納済のフレーム２のデータＩをステップ８１
で登録された受信バッファ用メモリ５へＤＭＡ転送し始
めるとともに、回線からの後続するフレーム２のデータ
を受信フレームＦＩＦＯ用メモリ４へＤＭＡ転送する（
ステップ８２）受信フレームＦＩＦＯ用メモリ４から受
信バッファ用メモリ５へのＤＭＡ転送の速度は回線から
のデータの転送速度よりはるかに速いため、受信フレー
ムＦＩＦＯ用メモリ４が空き状態となる（ステップ８３
＞、その後、シリアルコントローラ１２は回線からのデ
ータを直接受信バッファ用メモリ５へ転送し始める（ス
テップ８４）。

フレーム２のデータ■の転送が完了すると（ステップ８
５）、フレーム２のデータの全転送の終了をホストプロ
セッサ１へ完了割込で通知する（ステップ８６）。

さらに第６図の制御シーケンスについて第７図及び第８
図を用いて説明する。第７図及び第８図は回線上からｒ
ＡＢＣＤＥＦＧ」というう文字データを受信した場合の
転送動作を示す概念図である。また、第７図は第６図の
ステップ７９〜８１、第８図は第６図のステップ８２〜
８５に夫々対応している。

まず、第７図において回線から文字データＡ及びＢが到
着すると、受信バッファ用メモリ５が未登録であるため
、受信フレームＦＩＦＯ用メモリ４に転送される。そし
て、文字データＢを転送中に時刻Ｔｏにおいて受信バッ
ファ用メモリ５の登録があったとする（第６図のステッ
プ８１）。

すると、以後は第８図に示されているように回線からの
文字データＢ、Ｃ，Ｄが順に受信フレームＦＩＦＯ用メ
モリ４に格納されるとともに受信フレームＦＩＦＯ用メ
モリ４から文字データＡ。

Ｂ、Ｃ，Ｄが順に受信バッファ用メモリ５に転送される
。

この場合、回線からの転送時間Ｔ１より受信フレームＦ
ＩＦＯ用メモリ４からの転送時間Ｔ２の方が短い、その
ため、文字データＤの転送が終了した時点で受信フレー
ムＦＩＦＯ用メモリ４は空き状態となり、文字データＥ
、Ｆ、Ｇは回線から直接受信バッファ用メモリ５に転送
されるのである。

つまり、本発明はホストプロセッサ１より高速に処理が
行えるシリアルコントローラ１２内専用の内部プロセッ
サにより受信フレームＦＩＦＯ用メモリ４へのデータ転
送を行い、シリアルコントローラ１２内のＲｘＦＩＦＯ
ｔＯのオーバランを防止しているのである。

なお、本実施例においては受信フレームＦＩＦＯ用メモ
リ４の領域はホストプロセッサ１により変化自在に設定
可能である。これは、ホストプロセッサ１は自分の能力
に合わせた領域をメインメモリ３上に用意し、その領域
を内部プロセッサに通知しているためであり、これによ
りシリアルコントローラ１２自体の持つ最大の能力を引
出すことができるのである。

この場合、通常オンライン制御では相手の確認を得すに
送信できるフレームの最大数（ウィンドサイズ）は規定
されているため、そのサイズ分のメモリ領域を確保すれ
ば十分である。

また、オンライン制御ではフレーム長の最大値が規定さ
れ、その範囲内のサイズのフレームが送受信される（固
定長の場合もある）、そこで、（ウィンドサイズ）ｘ（
（ＭＬ大フレーム長）士情報しングス＋受信状態詳細）
）の領域分を受信フレームＦＩＦＯ用メモリとして用意
すればよい。

魚曹しと丸里 以上説明したように本発明は、ＲｘＦＩＦＯ及び受信バ
ッファ用メモリの他に受信フレームＦＩＦＯ用メモリを
設け、内部プロセッサによって転送制御することにより
、ホストプロセッサ側の受信制御に要する負担が非常に
軽減され、受信フレームの取逃しがなくなるととらに、
シリアルコントローラ本来の性能を引出し、システム全
体のスループットを高めることができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例によるデータ転送システムのデ
ータの流れを示す概念図、第２図は本発明及び従来のデ
ータ転送システムの構成を示すブロック図、第３図は従
来のデータ転送システムのデータの流れを示す概念図、
第４図は受信フレームＦＩＦＯ用メモリの構造と転送方
式とを示す概念図、第５図及び第６図は本発明の実施例
によるデータ転送システムの制御シーケンス例を示す概
略図、第７図及び第８図は回線上から文字データを受信
した場合の転送動作を示す概念図である。 主要部分の符号の説明 １・・・・・・ホストプロセッサ ４・・・・・・受信フレームＦＩＦＯ用メモリ５・・・
・・・受信バッファ用メモリ ８・・・・・・内部コントローラ

Claims (1)

【特許請求の範囲】
1. （１）回線からのデータを一時的に記憶する小容量の記
   憶手段と、前記記憶手段より大容量の受信バッファ用メ
   モリと、前記記憶手段から前記受信バッファ用メモリへ
   のデータ転送を制御する第１のデータ転送制御手段とを
   含むデータ転送システムであつて、前記記憶手段と前記
   受信バッファ用メモリとの中間に設けられ、前記記憶手
   段の出力データを記憶する中間記憶手段と、前記第１の
   データ転送制御手段がビジー状態のとき前記記憶手段か
   ら前記中間記憶手段へのデータ転送を制御する第２のデ
   ータ転送制御手段とを有し、前記第１のデータ転送制御
   手段はビジー状態が解除となったとき前記中間記憶手段
   から前記受信バッファ用メモリへのデータ転送を制御す
   ることを特徴とするデータ転送システム。