JPS61501357A - 集積回路チップアセンブリ - Google Patents

集積回路チップアセンブリ

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JPS61501357A
JPS61501357A JP60501023A JP50102385A JPS61501357A JP S61501357 A JPS61501357 A JP S61501357A JP 60501023 A JP60501023 A JP 60501023A JP 50102385 A JP50102385 A JP 50102385A JP S61501357 A JPS61501357 A JP S61501357A
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ヌグ，ウオツク　ウオツク
ツエ，シモン　ミン
タイ，キング　リエン
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アメリカン テレフオン アンド テレグラフ カムパニ−
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積回路チップアセンブリ 本発明は集積回路技術に係る。
本発明の背景 処理速度及び蓄積容量の両方の点に関し、計算及びデータ処理パワーに対する次 第に増しつつある要求を満すため、計算機の設計は要素及びアセンブリをますま すコンパクトに配置する方向で発展してきた。たとえば、Ｒ，Ｆ、Ｂｏｕｎｅｒ 　（アール・エフ・バウナ）らによる「高動作効率計算機応用のだめの進んだプ リント回路ボード設計Ｊ　（Ａｄｖａｎｃｅｄ　Ｐｒ１ｎｔｅｄ　−Ｃ１ｒｃｕ ｉｔ　Ｂｏａｒｄ　Ｄｅｓｉｇｎｆｏｒ　Ｈｉｇｈ　−Ｐｅｒｆｏｒｍａｎｃｅ 　Ｃｏｍｐｕｔｅｒ　Ａｐｐｌｉｃａｔｉｏｎｓ　）Ｉ　ＢＭ　Ｊｏｕｒｎａｌ 　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ　＜フィービー・ エム・ジャーナル・オブ・リサーチ・アンド・ディベロップメント）、第２６巻 、第３号、１９８２年５月、２９７−３０５頁に述べられているように、多くの いわゆるパッケージレベル（パッケージというのは一連の構造的に同様の要素又 はアセンブリと定義される）に、注意が向けられてきた。
注意はまた、要素及びアセンブリを相互接続する方法にも向けられてきた。たと えば、ｃ、ｗ、Ｈｏ（シー・ダヴリュ・ホー）らは「高効率半導体パッケージと しての薄膜モジュールＪ　（Ｔｈｅ　Ｔｈ１ｎ　−Ｆｉｌｍ　Ｍｏｄｅｌｅ　ａ ｓ　ａＪｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅ ｎｔ　（アイ“ビーエム・ジャーナル拳オブ・リサーチ・アンド・ディベロップ メント）、第２６巻、第３号、１９８２年５月、２８７−２９６頁で、薄膜伝送 線に固着されたシリコンチップの°多チップモジュールについて議論している。
シリコン技術における高デバイス密度を実現するための初期の提案の中で、Ｐ− Ｋｒａｙｎａｋ　（ビー・クラヤナク）らは、「大規模集積のためのウェハーチ ップアセンブリ」（Ｗａｆｅｒ　−Ｃｈｉｐ　Ａｓｓｅｍｂｌｙ　ｆｏｒ　Ｌａ ｒｇｅ　−ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ　）　ＩＦ、、ＢＥ　Ｔｒａｎｓ ａｃｔｉｏｎｓ　ｏｎ　ＥｌｅｃｔｒｏｎＤ６ｖｉｃ＠ｓ、（アイイーイーイー ・トランスアクションズ・オン・エレクトロン・デバイセズ）、第ＥＤ−１５巻 、第９号、１９６８年９月において、シリコンチップがシにボンデングされる例 を述べている。
発明の要約 集積回路チップは単結晶キャリヤ基板上に配置され、電気的に相互接続される。
シリコンは好ましい基板材料である。
本発明の一視点に従うと、キャリヤ基板上への少くとも一チップの配置は、前記 少くとも１個のチップの傾斜した少くとも１個の側壁を、キャリヤ基板中の井戸 、溝、又は開口のような表面くぼみの傾斜した壁と並置することを含む。基板及 びチップ材料は結晶学的に両立し、本質的に単結晶材料で、それらは本質的に同 じであることが望ましい。傾斜した壁は異なる結晶方向に異なる速度で働く結晶 学的に異方性のエツチングにより作られる。
エッチされた表面とエッチャントに露出されなかった表面の間に、９０度以外の 角度が生じる。典型的な場合、チップの配置はたとえばチップが溝又は４つの側 壁井戸中に配置された時、二又は口封の傾斜面間で整合することを含む。
電気的な接続は傾斜壁土の７甑により行えるかあるいは接続はチップ及び基板を 分ける一部いし複数の導電路により作れる。
本発明の別の一視点に従うと、アセンブリは少くとも一つの集積回路チップを含 むように作られ、その能動表面はウェハの最上面まで及ぶ。導電性パッドはマウ ントされたチップの最上表面の中央部分に配置される。ウェハの最上面及び付随 したチップの周辺部を除く全体が、耐エッチ１で被覆される。続いて、各チップ はエッチされ、デバイスの能動領域とウェハの最上面間に傾斜した端部が形成さ れる。標準的な適切な集積回路製作技術を用いることにより、導電性パターンが 、ウェハの最上ｆ上及びチップパッドを他のチップ上のパッド又はウェハの周辺 に沿って配置された導電性端子又は両方に接続するため、傾斜端部の少くとも一 つの上に形成される。ウェハの大きさのアセンブリは通常の方法により更に処理 （たとえば、封入）され、有利な動作及び価格特性を示すモノリシック要素とし て使用される。本発明の別の実施例において、上で述べた型の少くとも一つのチ ップが、ウェハの各側にマウントされる。加えて、ウェハの二つの側の上にマウ ントされたチップ間に、接続が作られる。
このようにして、特にコンパクトで高密度のウェハサイズのアセンブリが実現さ れる。
本発明の更に別の視点に従うと、アセンブリはウェハの底面側にマウントされた 少くとも１個のチップを含むように作られる。導電性パッドはマウントされたチ ップの最上表面の中央部分に配、置される。次に、ウェハは中央部分、従ってマ ウントされた各チップの導電性パッドと位置合せした傾斜壁貫通孔を形成するよ う、パターン形成される。続いて、標準的な集積回路裏作技術を用いることによ り、各チップの導電性ピットを他のチップ又はウェハ周辺付近の最上面上の導電 性パッド又は両方に接続するため、ウェハの最上面及び傾斜壁土に導電性パター ンが形成される。このように作られたウェハサイズのアセンブリは、通常の方法 で更に処理（たとえば封入）され、電子システム中に含めるモノリシック要素と して利用できる。
図面の簡単な説明 第１図は回路チップの一部の概略断面図、第２図はウェハの一部の概略断面図、 第３図は並べて堆積させた接地用金属層及びパワー用金属層を示す集積回路アセ ンブリの寸法を縮小したｅ、略平面図、 第４，５及び６図は製作の異なる段階における集積回路アセンブリの概略断面図 、 第７ないし１４図はアセンブリの具体例の部分を相互の比率は異って示した概略 図、 第１５ないし２４図はアセンブリの具体例の部分を相互の比率は異って示した概 略図でちる。
詳細な記述 以下の用語は本発明の記述において特に多く用いられるもので、それらの意味は 下のとうりである。
基板は支持が無い場合には強固さが不十分であったり、空間的な配置が支持の存 在に依存する材料対象物に対する支持として働く表面を有する材料基体である。
基板は典型的な場合、プレーナ構造を有するものに比べ、比較的薄い。
キャリヤ基板及びチップはそれぞれ比較的大きい寸法及び小さい寸法の基板と相 互に定義され、そのため複数のチップがキャリヤ基板に固着できる。
集積化された回路は基板により支持された微細化された電気回路である。
いうのは、本質的に単結晶材料中の結晶方向に依存して異る速度で表面物質を除 去する化学プロセスである。
チップ上及び基板上への回路の電気的相互接続を容易にするように、キャリヤ基 板上にチップを配置するという点において、基板材料の少くとも一部及びチップ 材料の少くとも一部に、選択エツチングが適用される。そのような部分はここで は基体部分と呼ばれ、基板及びチップがたとえばデバイス、回路及び受動要素と いった基体以外の部分を成すと理解される。
第１図はチップ１．７也パッド３を有する集積回路２、絶縁層４、たとえば本質 的にＴｉ　−Ｐｄ　−Ａｕ又はＣｒ　−Ｃｕ−Ａｕ　合金から成るようなはんだ として溶融しうろことが望ましい金属電極１５及びはんだ金属６を示す。チップ １の斜め研磨した部分は、少くとも５．　Ｉ　Ｘ　１０−３ｃＩｎ（２ミル）の 深さを有することが好ましい。
第２図は電気的な接地電極として働き、表面で高濃度にドープされたキャリヤ基 板７、絶縁性酸化物層８、パワー供給用金属導電体９、Ｘ侶号金属導電体１０ｓ ｙ信号金属導電体１１、金属電極ストライプ１２、ポリマ絶縁層１３、たとえば シリコン窒化物で作られたキャップ層１４及びはんだ金属層１５を示す。導電体 ９．１ｏ及び１１の材料は典型的な場合、アルミニウムで、金属層−Ａｕ　合金 から成る時、はんだとして溶融することが好ましい。金属部９、酸化物層８及び 基板γは金属−酸化物一半導体非結合容量を形成する。電気的接触ストライプ１ ２はＸ−導電体１ｏに接続されるように示されており、他の電極ストライブ（図 示されていない）はパワー供給源９又はｙ−導電体１３に接続してもよい。
第３図はチップ１に対するキャリヤ基板として働くつエバ７、接地金属層１６及 びパワー用金属層１７を示す。
接地及びパワー用金属部から各チップへの容易な接近法がらり、必要ならばより 精巧な金属パターンを用いてもよい。たとえば、接地及びパワー用金属部の狭い ストライプを、チップのいずれの測からの接地又はパワーに対する接近を容易に するため、少くとも部分的にチップの周囲まで延ばしてもよい。
接地金属層１６は高ドープシリコン基板７に電気的にｆｆ１ｆＵされ、パワ一層 １７ばたとえば第２図に示された層８のような薄い絶縁層上に堆積される。
チップ１及び第２及び第３図中のキャリヤ基板７の材料は同じであり、選択エツ チングが容易である本質的な単結晶材料が好ましい。シリコンはそのような材料 の基本例で、水酸化カリウムがこの場合の匣利なエッチャントである。（マスク あわせのためのシリコンのエツチングについては、米国特許第４．４７０．８７ ５号に述べられている。）他の適当な材料としては、ガリウムひ素及びガリウム ひ素インジウムリンのようなｍ−■半導体化合物がある。
好ましい実施例において、パッケージに入っていないシリコンチップが、キャリ ヤ基板として働くシリコンウェハ上にマウントされる。チップ間接続は、５−１ ５μｍ＠の導電路を有する二相の侶号網、パワープレーン及び接地プレーンによ り行われる。プレーンを絶縁するために、低誘電定数を有する（感光性ポリイミ ドのような）元で規定できるポリマが用いられる。
チップ及びウェハを相互接続する方法には、ワイヤボンディング、テープ自動ボ ンディング又ははんだパッド上の９フリップ−チップＩはんだボールのような技 術が含まれる。更に、第１及び２図に示されるように、チップ上のはんだ金属の セルファラインマイクロストライプが、ウェハ上のｒ８１ｉ］様のストライプを 接続するために使用できる。
本発明の好ましい実施例に従うと、シリコンウェハ及性湿式エツチングにより、 精苫に方向をあわせた斜めの側面（（１１１）面）を有するチップを製作するこ とが可能で、得られる斜面は、５４−５５度の角度をもつ。
これらは斜面及びウェハ面間が１２６−１２５度の角度であるシリコンウェハ中 の整合された斜め井戸中に挿入される。
チップ及び井戸の斜めの酸化物上のマイクロはんだストライプは、ＣＶＤ堆積、 蒸着又はスパッタによるたとえば非プレーナリソグラフィの可能なＡｇ　２．。
Ｓｓ　／Ｇｅｏ、＋５ｓｅｏ、ａｓのようなレジスト中に規定できる。斜め研磨 したチップがウェハ中の対応する井戸中に入れられた後、チップ上及び井戸の壁 の上のマイクロはんだストライプは、はんだを再び流すことにより溶融させるこ とができる。
抵抗、容量及び結晶発振器のような受動要素を、ウェハ中の井戸にあわせた同様 に斜め研磨したシリコンプラグ上にマウントすることにより、シリコンウェハ中 に挿入することができる。更に、光ファイバをたとえば光検出器又はレーザを乗 せたチップ上で終端させてもよい。
斜め研磨したシリコン面はまた、相互接続の変更又は特注用への修正に使用する こともできる。井戸によっては、相互接続、変更又は回路上の修復が可能なよう に、ウェハの厚さ全体に渡って横切ってもよい。
１０．２ｃｎ１又は１２．７　ｃｒｎ（４″又は５“）のシリコンウェハを用い た時、一つのつ、エバはサブシステム又はシステムを形成するため、プリントさ れたワイヤ永−ドに代ることができる。このことは高チップ充てん密度が短い平 均相互接続長、短遅延時間及び低容量及びパワー消費を可能にするため有利であ る。ボンディングワイヤのインダクタンスにより誘導される同時にスイッチング した時の雑音が除かれる。
セルファラインのマイクロはんだストライプ技術は、チップ充てん密度を犠牲に することなく、チップ当り４００−８００　Ｉ１０チャネルの入力／出力を可能 にする。
ここで提案した全シリコン系は、シリコン、セラミックス及びプリント回路ボー ド材料間の熱不整による現在の温順性の問題を軽減し、シリコンの高熱伝導率は 、要素の過熱の危険性を最小にする。
応用の一例は相互に積み重ね、それぞれのウェハは高密度のメモリチップの７レ イを有する０メモリパツク′である。そのようなパックはランダムアクセスメモ リの速度とディスクのマス蓄積容量を増す。
系全体は計算器補助設計プロセスの存在により設計が可能で、計算器補助試験が 行われる。Ｉ１０能カ及びチップ充てん密度が急激に増すことにょシ、系構成の 新しい機会ができるはずである。チップを１衰えさせる′心配が除かれるから、 チップ当シの回路数を増す必要性は小さくなる。従って、チップサイズが減少す るとともに、歩留りは増す。更に、サブミクロンの設計側でょシ速くなった回路 が、チップサイズの縮小とともに製造可能となる。
第４．５及び６図は、基板１８、チップ１９、絶縁性充てん剤２０及び電極バッ ド２２を有する集積回路２１を示す。
第５及び６図は更に、平坦化した絶縁層２３、導電体２４及び電極バッド２５を 示す。
第６図は更に１平坦化した絶縁層２６及び導電体２７を示す。
第４−６図中の基板１８及びチップ１９は同じもので好ましく、シリコンはその ような材料の基本例である。
特に、シリコンの場合、（１００）面の異方性湿式エツチングによシ、精密に方 向づけられた傾斜側面（すなわち（１１１）面）を有するチップを製作すること が可能で、５４−５５度の角度の傾斜面が得られる。ｓＩ　ウェハ中の整合した 傾斜井戸が、斜面及びウェハ面間の角度１２６−１２５度を有するように作られ る。図において、５４−５５度の角は、チップ１９の最上表面１９とチップの傾 斜面の間で、１２６−１２５度の角はウェハ１８の最上表面とウェハの傾斜面間 の角である。
以下の工程は本発明に従いアセンブリを作るのに使用できる。回路は層の堆積と フォトリソグラフィによるパターン形成により、通常の方式で基板のチップサイ ズの部分上に生成される。シリコン窒化物の層は、シリコンウェハの前側及び裏 側に堆積され、フォトレジスト材料の層は裏面のシリコン窒化物上に堆積される 。所望のチップ又は開口に対応したパターンは、光学的にフォトレジスト層上に 投影される。露出されたフォトレジストは現像され、現像されたパターンはたと えば反応性イオンエツチングにより、シリコン窒化物層中に複写される。
シリコンウェハの露出された部分の選択エツチングは、たとえばシリコン窒化物 マスクを用いて、エッチャントとして水酸化カリウムを使用することにより行う と便利である。エツチングはウェハ中に部分的に行われ、あるいは厚さ全体を貫 いて行われる。エツチング速度は典型的な場合５１　Ｘ　Ｉ　Ｑ−”の（２０ミ ル）であるから、ウェハを貫通するエツチングの時間は、７ないし８時間である 。
エッチされたチップは対応してエッチされた溝、井戸、又はウェハ中の開口内に 挿入され、絶縁性粘着剤による固着が便利である。挿入したチップの表面は、ウ ェハ表面と本質的に同−百であることが好ましい。
たとえばポリイミド又は他の光により規定可能なポリマのような平坦化用材料の 層を、アセンブリ全体に堆積させ、下の回路電翫パッドに対応する孔がフォトリ ソグラフィパターン形成によりエッチされ、続いて反応性イオンエツチングを行 う。たとえばアルミニウム金属部のような金属部が形成され、反応性イオンエツ チングによりパターン形成される。
新しい絶縁性回路アセンブリの利点は、以下のとうりである。
１、新しい方式ではワイヤボンディング操作が除かれる。
２、新しい方式では個々のパッケージレベル、たとえばいわゆるＤＩＰ又はチッ プキャリヤが除かれる。
３、電子システム又はサブシステムのすべてのチップは一つの操作でパフケージ される。
４、チップ内の任意の場所に配置できる金属部形成用電極により、回路設計が容 易になる。
５、絶縁層の堆積、金属部形成及びパターン形成のくり返しにより、多層金属部 が作られる。
６、基板上のチップの適当な配置式より、チップ間の相互接続距離が最小にでき 、これにより寄生インダクタンス及び抵抗が減少する。寄生容量は絶縁層の厚さ の増加とともに減少する。
第７図は本発明の原理に従って作られるアセンブリの集積化された部分を構成す るウェハ２８を示す。ウェハは直径約７５ないし１５０ミリメートル、厚さｔが 約０．５ミリメートルの円盤から成ると有利である。たとえば、ウェハ２８は単 結晶シリコンウェハから成る。
第８図は先に述べたウェハ２８の一部を拡大して示す。
加えて、第８図はボンディング層３１により、ウェハ２８の最上部に固着された シリコン集積回路チップ２９のような微細デバイスを示す。例として、層３１は 通常のポリイミド材料又は二酸化シリコン層のような粘着材料から成る。たとえ ば、チップ２９をウェハ２８と接触いし１０ミクロンの厚さにスピン形成させる 。
本発明の原理に従うと、チップ２９のような−ないし複数の微細デバイスが、第 １７図中に描かれたウェハ２８の最上部面に固着される。たとえば、チップ５９ は約０．２５ないし０．７５ミリメートルの厚さで、−辺が約６ミリメードルの 正方形最上面を含む。本発明の用途によっては、１００又はそれ以上の多くの各 種の設計及び型のデバイスが、ウェハ２８の最上部上にマウントされる。
ウェハ２８上にマウントされたデバイスは、最上面及び底面がシリコン構造の平 行な（１００）結晶面である単結晶シリコンのウェハから切断されたチップを構 成すると有利である。従って、ウェハ２８上にマウントされた各チップの最上面 及び底面も、（１００）面にある。
この特定の方向を選択する理由は、製作工程中に含まれるアセンブリのための選 択エツチング工程について述べる時、以下で明らかになるであろう。
本発明の原理に従うと、各種の設計及び型の多数のデバイスが、ウェハ２８の最 上部と同様、底面にもマウントできる。このことは第８図に示されておシ、この 場合デバイス３０は粘着層３２により、ウェハ２８の底面にマウントされるよう に示されている。
位置合せマーク（図示されていない）等の標準的な要素が含まれる。多くの比較 的小面積の導電性パッドも含まれる。チップ２９上の３個のそのようなパッド３ ３．３５．３７及びチップ３０上の３個のそのようなパッド３４．３６．３８が 第８図中に概略的に描かれている。
たとえば、各パッドは１辺が約２．５ないし１０ミクロンの正方形表面積をもつ 。
重要なことは、チップ２９及び３０（第８図）上に含まれる小面積パッドは、最 上面の中心領域の任意の場所に配置できるということである。言いかえると、パ ッドは中心領域の周囲に沿って配置するようには制限されないということである 。従って、第８図に示されるように、パッドのちるものは、中心領域の中央又は それに向って配置できる。このことはチップて必要とされる全リード長を減すた め有利である。その結果、チップから付随した回路に伝搬する侶号が経験する損 失と遅延は、減少する。更に、リード長が減少することと小面積パッドが組合さ り、他の要素て使用できる能動領域がより多く残る。
従って、より高密度の集積設計が容易になる。
図面を複雑にしすぎないように、以後第９−１３図の記述に関連した重点は、単 一デバイスチップ２９がウェハ２８の最上部側にマウントされることに向ける。
しかし、チップ２９のプロセスについて言えることは、ウェハ２８の最上部にマ ウントされるーないし複数の追加されたデバイスのプロセス及びウェハ２８の底 部側にマウントされる少くとも１個の追加された（第８図のチップ３０のような ）デバイスのプロセスにも適用できることを、理解すべきである。
本発明の一視点に従うと、傾斜端部がウェハ２８上にマウントされたデバイスの それぞれに形成される。これらの傾斜端部は各デバイスの中心領域の緑から、デ バイスがマウントされたウェハの側に向けて延びる。これらの端部は特に規定さ れたエツチング工程で形成され、その工程ではウェハ２８上にマウントされた各 チップは、所望の傾斜端部を構成する（１１１）面が現れるよう、選択的にエッ チされる。従って、第９図（これは第１０図中の線４３に沿ってとったアセンブ リの一部を示す）中で参照用の線３９及び４ｏで示されるように、チップ２９上 に形成すべき各端部は、チップ２９の最上面に対し・　５４−５５度の角で傾い ている。このようにして、チップ２日の最上面の周辺帯は、エツチングにより除 去される。（もちろん、この帯は連続したり、閉じている必要はない。事実、場 合によっては、チップ当り一つの傾斜端部で、本発明の目的を満すのに十分であ る。）一実施例において、この帯の幅Ｗ（第９図）は約３００ないし１０００ミ クロンである。
輪郭が第９図に描かれた傾斜端部チップ２９は、チップ２９の最上面を選択的に マスクし、次にチップを水酸化カリウムの溶液のような湿式エッチャントに露出 することにより、形成すると有利である。そのようなエッチャントに対する適当 な耐エッチマスクは、たとえばシリコン窒化物で作られる。通常のりソグラアイ 技術でパターン形成されたシリコン窒化物の層４１が、第９図に示されている。
加えて、もし第９図のウェハ２８かシリコン又は水酸化カリウム溶液でエッチさ れる他の材料で作られるならば、耐エッチ層もまた、マウントされたチップ（又 は複数のチップ）上の、あらかじめ指定された傾斜端部を規定する前に、ウェハ の最上面上に形成される。シリコン窒化物でできたそのような耐エッチ層４２が 、第９図に示されている。たとえば、層４１及び４２は、それぞれ２００　ｎｍ の厚さである。
チ′ノブ２９（第２図）上の先に述べた＃４ｆ＋端部を形成するのに有利なエッ チャントは、０．８リツトルの水と０．２リツトルのプロピルアルコールに溶解 した約２５０ダラムの水酸化カリウムから成る。そのような溶液で約３ないし１ ０時間エツチングすることにょシ、所望の傾斜端部が形成される。続いて、シリ コン窒化物マスク層４１及び４２は、たとえば当業者には周知のように、熱リン 酸中で構造をエツチングすることにより、除去できる。製作工程のその時点にお いて、本発明に従って作られるアセンブリは、第１０図の透視図で描かれるよう になる。
チップ２９のあらかじめ指定された端部の傾きは、厳密でなくてよい。傾斜端部 は単にその上に導電性ランナを形成することを、容易にするだけである。選択エ ツチングは、上で述べたように、そのような傾斜端部を実現する便利で有利な方 法の一つである。しかし、チップ上の傾斜端部を形成するために、他の方法を用 いてもよい。
第１１図に示されるように、本発明の製作工程の次の段階は、描かれたアセンブ リの最上表面全体に、絶縁層４４を形成することでちる。たとえば、層４４は約 １ミクロン層の二酸化シリコンの堆積層から成る。
図面の過度に複雑てしないように、チップ２９上の導電性パッド３５１個だけが 、第１１図にはっきりと示されている。しかし、本発明において、１ｏｏｏ又は それ以上の小面積パッドが、典型的なチップ上に、実際知合まれる。
次に、層４４のエツチングを、導電性パッド３５と位置合せして、層４４中に開 口を形成するために、通常の集積回路パターン形成技術を用いて、標準的な方式 で行う。そのようにして、導電性パッド３５の最上面が、第１２図に示されるよ うに露出される。
次に、たとえばアルミニウムで作られた厚さ約１ミクロンの導電層がｇ１２図に 示されたアセンブリの表面全体に堆積される。次に、チップパッドから、各チッ プの−ないし複数の酸化物被覆傾斜端部に沿って下り、アセンブリの主最上表面 上に延びる微細線ランナを形成するーン形成する。すると、これらのランナは他 のマウントチップ上に含まれた導電性パッド又はチップ−ウェハアセンブリの周 辺に配置された比較的大面積のパッドへ延単−の導電性ランナ４５が第１３図に 表されている。
ランナ４５はチップ２９上のパッド３５に接触し、チップ２９の傾斜端部を下に 延び、描かれたアセンブリの主最上面を構成する二酸化シリコン層４４に重なる 。
本発明に従うと、追加した別の絶縁層及び導電層（図示されていない）を、第１ ３図中に表されたアセンブリの最上部上に堆積させてもよい。そのようにして、 多層導電パターンを、アセンブリ中に形成してもよい。実施例によっては、−な いし複数の導電層レベルを、大面積プレーナ導電体に形成することが有利である 。そのようなプレーナ導電体は、たとえば低抵抗低インダクタンス接地又はパワ ープレーンとして用いてもよい。
第１４図は本発明の原理に従って作られたアセンブリの一部の概略上面図である 。（アセンブリ用の標準的な適当な封入剤も有利であるが、第１４図には示され ていない。）表現上の目的のためにのみ、４１固のチップが描かれているアセン ブリに含まれているように、示されている。３個のチップ４６．４７及び４８は ウェハ２８の最上面上にあるようにマウントされているのが示され、１チツプ４ ９はウェハ２８の底部上にマウントされているように表されている。（１５０ミ リメートルのウェハておいて、ウェハの最上部及び底部には１０００もの多くの チップを含めるのが可能である。）実際、そのような各チップは典型的な場合、 多くの（たとえば、１００又はそれ以上の）それから延びるリードを有する。し かし、第１４図を過度に複雑にしないように、各最上部にマウントされたチップ は、少くとも３個、しかし５個を越えないリードを含むよう、この簡単化された 図で示されている。
従って、たとえば第１４図中のマウントされたチップ４７は、それに接続された ５個のリードを有するように表されている。チップ４７のリード５０は、隣接し たチップ４６まで延びる。リード５１及び５２はチップ４７及び４８を、相互接 続する。加えて、リード５３及び５４はそれぞれチップ４７と周辺導電パッド５ ５及び５６間に延びる。
本発明の一実施例において、第１４図に示された各相互接続リードは、約１ない し１０ミクロンの幅ｄを有する。例として、その中に図示された周辺バンドのそ れぞれは、約１．２５　Ｘ　１．２５ミリメートルである。各種９通常の技術に より、そのような大面積周辺パッドと同様のアセンブリ又は電子システム全体に 含まれる他の要素との間に、電気的接続を作ることは、比較的容易である。
上で述べた構造及びプロセス技術は、単に本発明の原理を示すためだけのもので あることを、理解すべきである。これらの原理に従うと、本発明の精神及び視野 から離れることなく、当業者には多くの修正及び代案が考えられるであろう。た とえば、本発明の原理に従うと、ウェハ中の貫通孔を通して延びる導電体を形成 することにより、ウェハ最上部及び底部上のデバイスパッド又は周辺パッドを、 選択的に相互接続することが可能である。
更に、ここで述べた概念を実現する合成チップ−ウェハアセンブリｔＳ作するこ とが可能である。そのような合成アセンブリにおいて、傾＠壁チップ及び直線壁 チップは、開口を貫く傾斜壁を含むウェハの両面にマウントされるであろう。
また、ウェハ２８はシリコン以外の材料で外っでもよいことを、理解すべきであ る。別の材料を選択する際、ウェハの熱特性が、付随したチップのそれらと整合 するような要因を考慮すべきでおる。
第１５図は本発明の原理に従って作られるアセンブリの集積部分を構成するウェ ハ５７を示す。ウェハ５γは単結晶シリコンで作り、直径約７５ないし１５０ミ リメートル、厚さ仁が約０，５ミリメートルの円盤の形に切断するのが有利であ る。本発明の有利な点に従うと、ウェハ５７の最上面及び底面は平行で、シリコ ン構造の（１００）結晶面にある。この特定の方向を選択する理由は、アセンブ リの製作工程に含まれる選択エツチング工程について述べる時、以下で明らかに なるであろう。
たとえば、第１６図に示された耐エッチ層５８は、ウェハ５Ｔの全底面上に堆積 される。例として、層５８は約１００　ｎｒｎ　の厚さ徒堆積したシリコン窒化 物から成る。
第１７図は先に述べたウェハ１０及び層５Ｂの一部を拡大して示す。加えて、第 １７図はボンディング層６０によシ、暦５８の底部に固着したたとえばシリコン 集積回路チップ５９のような微細デバイスを描いている。例として、層６０は二 酸化シリコン又は標準的なポリイミドの通常の層のような固着材料から成る。た とえば、層６０はチップ５９が層５Ｂに接触して置かれる前に、約０．１ないし １０ミクロンの厚さに、チップ５９の最上面上にスピン形成する。
本発明の原理に従うと、チップ５９のような−ないし複数の微細デバイスが、第 ３図に描かれたウェハ５７の下側に固着される。チップ２９はたとえ’４約０． ２５　ｆｘいし０．７５ミリメートルの厚さで、−辺が約６ミリメードルの正方 形最上表面を含む。本発明の用途によっては、１００又はそれ以上もの多くの各 種設計及び型のデバイスが、ウェハ５９の下側にマウントされる。
第１７図に示されたチップ５９の最上部は、そのいわゆる活性側を構成する。チ ップの活性側には、トランジスタ（図示されていない）、位置合わせマーク（図 示されていない）等の標準的な要素が含まれる。また、その上には多くの比較的 小面積導電性パッドが含まれる。チップの活性側の中心領域に配置された３個の そのようなパッド６１．６２及び６３が、第１７図中に概略的に描かれている。
たとえば、各パッドは一辺がわずか約２．５ないし１０ミクロンの正方形最上面 領域を有する。
重要なことは、チップ５９上に含まれる小面積パッドは、最上面の中心領域内の 任意の場所に、置くことができる。言いかズ、ると、パッドは中心・領域の周囲 に沿って配置されるとは制限されない。従って、第１７図に示されるように、パ ッドのあるものは中心領域の中央又はそれに向って配置できる。このことはチッ プ上で必要な全リード長を減すため、有利である。その結果、チップから付随し た回路へ伝搬する言号がｇ験する損失及び遅延が減少する。更に、リード長が減 少することと小面積パッドが組合さり、他の要素に使用できる活性領域がよシ多 く残る。従って、より高密度の集積回路設計が可能にｉる。
本発明の視点に従うと、４個の頌ｆ？＋壁を有する良く規定された貫通孔が、チ ップ５９のような各マウントデバイスの中心領域と、位置を合わせてウェハ中に 形成される。開口は特定の湿式エツチング工程で形成すると有利である。その場 合、ウェハ５Ｔは所望の頌＠壁を構成する（１１１１面を現わすように、選択エ ッチされる。従って、第１８図において、参照＠６４叉び６５により示されるよ うに、ウェハ５７中に形成すべき各壁は、ウェハを貫く垂直壁に対し、３５−３ ６度の角度で傾く。
ウェハ５７中の各傾斜壁貫通孔の底又はより小さな開口は、付随したチップの中 心領域のみに重なるように設計される。そのようにして、導電性パッドを含まな いチップの周辺帯は、ウェハの下側に固着したままになる。
具体的な実施例において、この帯の＠Ｗ（第１８図）は、たとえば約１０ないし ２５０ミクロンである。もちろん、この帯は連続していたり、閉じたりちるいは 幅が均一である必要はない。
輪郭が第１８図に表されている貫通孔は、ウェハ５７の最上面を選択的にマスク し、次にウェハを水酸化カリウムの溶液のような湿式エッチャントに露出するこ とにより形成すると有利である。そのようなエッチャントに対する適当な耐エッ チマスクは、シリコン窒化物で作られる。通常のリングラフィ技術によシバター ン形成されたとえば、層６６は約２００　ｎｍの厚さである。
先に述べたウェハ５７中の貫通孔を形成するための有利なエッチャントは、０． ８リツトルの水及び０．２リフドルのプロピルアルコールに溶解させた水酸化カ リウム約２５０グラムから成る。その工つな溶液で約３ないし１０時間エツチン グすると、ここで示したウェハ５Ｔ中に所望の傾斜壁孔が形成される。続いて、 最上部シリコン窒化物マスク層６６及び孔のより小さな開口直下にあ周知のよう に、熱リン酸中で構造をエツチングすることにより、除去できる。
製作工程中のその点にお、いて、本発明に従って作られるアセンブリは、第１９ 及び２０図に描かれ池ようになる。第２０図の透視図において、粘着層６０はチ ップ５９上に含まれる小面積導電性パッドのいくつかを示すように、部分的に取 り去られている。これらには先に示したパッド６１．６２及び６３が含まれる。
第２０図に示された粘着層６０の露出された部分全体を、そのための標準的エッ チャントを用いて除去してもよい。あるいは、層６０を本質的に完全なまま残し ても、またチップ５９上の付随した下の導電性パッドと位置合わせして、それを 貫く小面積開口のみを続いてエッチしても有利であろう。以下で述べるその後の 製作工程において、この後者の別の方式について具体的て示す。
第２１図に示されるように、本発明の裏作工程における次の段階は、描かれたア センブリの最上面全体に、絶縁層６Ｔを形成することである。たとえば、層６７ ｔｒｉ約１ミクロンの厚さの二酸化シリコンの樽積層から成る。
図面を過度に複雑にしないように、チップ５９上のパッド６２１個のみが、第２ １図に示されている。しかし、本発明に従うと、いくつかのチップ上に１０００ 又はそれ以上もの多くの小面積パッドが実際に含まれる可能性のあることを理解 すべきである。
次に、導電性パッド６２と位置合わせして、層６７中に開口を形成するためて１ 通常の集積回路パターン形成技術を用いて、標準的な方式で、層６７のエツチン グを行う。層６７がエッチされる同じ工程又はその後のエツチング工程のいずれ かにおいて、対応する開口が、粘着層６０中にも形成される。そのようにして、 第２２図に示されるように、導電性パッド６２の最上表面が露出される。
次に、たとえばアルミニウムで作られた約１ミクロンの厚さの導電層を、第２２ 図に示されるアセンブリの最上部表面全体に堆積させる。次に、チップパッドか ら延び、各チップに付随した孔の傾斜壁の−ないし複数の上を、アセンブリの主 最上面上に延びる微細線ランナを形成するために、（たとえば、セレン化ゲルマ ニウムレジストを用いて）通常のリングラフィ技術にょシ、導電層がパターン形 成される。すると、これらのランナは他のマウントされたチップ又はチップ−ウ ェハアセンブリの周辺付近に配置された比較的大面積のパッドまで延びる。
単一導電性ランナ６８が第２３図に表されている。ランナ６Ｂはチップ５９上の パッド６２に接触し、描かれたアセンブリの主最上面を構成する二酸化シリコン 層６７上にある示された孔の傾斜壁の一つまで延びる。
本発明に従うと、絶縁層及び導電層の交互の層（図示されていない）を、第２３ 図中に表わされたアセンブリの最上部上に堆積させてもよい。そのようにして、 多レベル導電性パターンを、アセンブリ中に形成してもよい。
実施例によっては、大面積プレーナ導電体として、工ないし複数の導電体レベル を形成するのも有利である。そのようなプレーナ導電体は、たとえば低抵抗低イ ンダクタンス接地プレーン又はパワープレーンとして用いてもよい。
第２４図は本発明の原理に従って作られるアセンブリの一部の上面概略図でおる 。（アセンブリに対する適当な標準的な封入剤が有利である可能性があるが、第 ２４図には示されていない。）図示するという目的のためにのみ、２４個のチッ プが描かれたアセンブリ中に含まれるように示されている。（１５０ミリメート ルのウェハることか可能である。）事実、そのような各チップは典型的な場合、 それから延びる多くの（たとえば、１０゜又はそれ以上の）リードを有する。し かし、第２４図を過度に複雑にしないように、各マウントチップはこの簡単化さ れた図中で、少くとも１個、しかし７個を越えないリードを含むように示されて いる。
従って、たとえば第２４図中のマウントチップ８１は、それに接続された７本の リードを有するように表されている。チップ８１のリード８２及び８３はそれぞ れ、隣接したチップ６９及び７０に延びる。加えて、リード７１ないし７５はチ ップ８１及び周辺導電性パッド７６ないし８０間に延びる。
本発明の一実施例において、第２４図に示された各相互接続リードは、約１ない し１０ミクロンの幅ｄを有する。例として、その中に示された各周辺パッドは、 約１、２５　Ｘ　１．２５ミリメートルでちる。各種の通常の技術によシ、その ような大面積周辺パッドと電子システム全体に含まれる同様の７センブリ又は他 の要素間の電気的接続を形成することは比較的容易である。
上で述べた構造及びプロセス技術は、本発明の原理を示すだけのものであること を理解すべきである。これらの原理知従うと、本発明の精神及び視野を離れるこ となく、当業者には多くの修正及び代案が考えられるであろう。たとえば、ここ で述べた概念を実施するチンブーウェハ合成アセンブリを製作することは可能で ある。そのような合成アセンブリにおいて、傾斜壁チップ及び直線壁チップは孔 を貫く傾ｆ＋壁を含むウェハの両側にマウントされるであろう。
また、ウェハ５７は実際上重要ないくつかの場合において、シリコン以外の材料 で作られる可能性のあることを理解すべきである。別の材料を選択する際、ウェ ハの熱特性を付随したチップのそれらに整合させるような要因及びウェハが選択 的にエッチできることを考慮すべきでちる。しかし、もちろん先に示した貫通孔 を形成するために、エツチング以外の技術を用いてもよいことが実感されよう。
これらの孔の壁の傾きは、厳密でなくてよい。頌ｆ＋壁は単にその上のランナの 形成を容易１（する働きをするだけである。上で述べたように、選択エツチング はそのような傾斜壁孔を実現する一つの涙利で有利な方法である。
ＦＩＧ、４ ＲＧ、１０ ＦＩＧ、　１５ ＦＩＧ、１６ ＦＩＧ、１８ ＦＩＧ、１９ ４ｉ□＋二八　、ｏ　：Ｈ：＋　二月τ三；ｊ＜Ａｒ１０１病Ｌ　Ｓ三ＱＲＣ３ Ｒ三？ＯＲτ　ＯＮ

Claims (1)

  1. 【特許請求の範囲】 １．基板及び前記基板に固着した少くとも１個の集積回路チツプを含むデバイス において、 前記基板は本質的に単結晶材料から成り、前記少くとも一つの回路チツプは前記 基板上に、リソグラフイで規定された電気回路に、電気的に接続されることを特 徴とするデバイス。 ２．請求の範囲第１項記載のデバイスにおいて、前記基板の少くとも基体部分の 材料及び前記少くとも１個のチツプの少くとも基体部分の材料は、同じ結晶構造 を有することを特徴とするデバイス。 ３．請求の範囲第２項記載のデバイスにおいて、前記基板の前記基体部分の材料 は、前記少くとも１個のチツプの前記基体部分と、本質的に同じ材料であること を特徴とするデバイス。 ４．請求の範囲第１又は２又は３項記載のデバイスにおいて、 前記材料は半導体材料であることを特徴とするデバイス。 ５．請求の範囲第１、又は２又は３又は４項記載のデバイスにおいて、 前記材料は本質的にシリコンであることを特徴とするデバイス。 ６．請求の範囲第１ー５項のいずれか１項記載のデバイスにおいて、 基板の前記単結晶材料はシリコンであることを特徴とするデバイス。 ７．請求の範囲第１−６項のいずれか１項記載のデバイスにおいて、 前記電気回路は接地導電体及びパワー導電体を含み、非結合容量が前記接地導電 体と前記パワー導電体の間にあることを特徴とするデバイス。 ８．請求の範囲第７項記載のデバイスにおいて、前記非結合容量は金属一酸化物 一半導体容量であることを特徴とするデバイス。 ９．請求の範囲第８項記載のデバイスにおいて、前記容量は前記基板、前記基板 上の酸化物層及び前記酸化物層上の金属層から成ることを特徴とするデバイス１ ０．請求の範囲第１−９項のいずれか１項記載のデバイスにおいて、 前記基板は結晶学的に異方性のエツチンケにより生じた少くとも１個の傾斜壁を 有する少くとも１個の表面くぼみ（以後ここでは“井戸”とよぶ）を有し、前記 少くとも１個のチツプは結晶学的異方性エツチンケにより生じた少くとも１個の 斜め研磨端部を有し、前記少くとも１個の斜め研磨端部及び前記少くとも１個の 傾斜は並置され、それにより前記少くとも１個のチツプは前記基板上に配置され ることを特徴とするデバイス。 １１．請求の範囲第１０項記載のデバイスにおいて、前記少くとも１個のチツプ は前記ウエハ中の前記少くとも１個の井戸中に面した回路キヤリイ面を有するこ とを特徴とするデバイス。 １２．請求の範囲第１１項記載のデバイスにおいて、前記井戸の側壁上の少くと も１個のストライプ導電体により、前記回路に電極が作られることを特徴とする デバイス。 １３．請求の範囲第１０−１２項のいずれか１項記載のデバイスにおいて、 複数のチツプが含まれ、前記チツプは前記ウエハ上の導電体により、電気的に相 互接続されることを特徴とするデバイス。 １４．請求の範囲第１３項記載のデバイスにおいて、前記導電体は光で規定され るポリマ材料により分離されることを特徴とするデバイス。 １５．請求の範囲第１０−１４項のいずれか１項記載のデバイスにおいて、 前記少くとも１個のチツプ上にマウントされた少くとも１個の受動要素を含むこ とを特徴とするデバイス。 １６．請求の範囲第１０−１５項のいずれか１項記載のデバイスにおいて、 前記少くとも１個のチツプ上で、少くとも１個の光フアイバが終端することを特 徴とするデバイス。 １７．請求の範囲第１−９項のいずれか１項記載のデバイスにおいて、 ウエハ及び少くとも１個の回路キヤリイチツプを含み、前記ウエハの材料は本質 的に単結晶形であり、前記少くとも１個のチツプの材料は、前記ウエハの材料と 本質的に同じ単結晶形であり、 前記少くとも１個のチツプは第１の表面及び前記第１の表面と第１の角をなす少 くとも１個の第１の側壁を有し、前記角度は前記少くとも１個のチツプの材料の エツチンケから生じるように、９０度以下で、前記ウエハは第２の表面及び前記 第２の表面と第２の角を形成する少くとも１個の第２の側壁を有し、前記第２の 角は前記ウエハの材料のエツチンケから生じるように、前記第１の角と本質的に 相補的で、前記少くとも１個のチツプは前記少くとも１個の第１の側壁と前記少 くとも１個の第２の側壁間の整合の結果、前記ウエハと位置合わせされ、 前記少くとも１個のチツプは集積回路、前記回路及び前記ウエハの少くとも一部 の上の平坦化層を上にもち、前記回路への電気的接続は、前記平坦化層上の金属 部により作られることを特徴とするデバイス。 １８．請求の範囲第１７項記載のデバイスにおいて、前記平坦化層の材料は光で 規定される材料であることを特徴とするデバイス。 １９．請求の範囲第１７項記載のデバイスにおいて、２ないしそれ以上の平坦化 層及び金属部が含まれることを特徴とするデバイス。 ２０．請求の範囲第１−９項のいずれか１項記載のデバイスにおいて、 前記基板は最上部及び底部面を有し、前記ウエハはその周囲に沿つて、前記最上 部表面上に導電性端子部分を有し、 前記ウエハの少くとも最上部表面上にマウントされた少くとも１個のチツプは、 その最上部表面の中心部分中の導電要素を含み、マウントされた各チツプは前記 中心部分から前記ウエハに延びる少くとも１個の傾斜端部を有し、 導電性パターンがマウントされたデバイスの要素を、前記端子部分又は別のマウ ントされたチツプ又は両方に含まれる要素に接続し、前記パターンは各マウント されたチツプの傾向端部（又は複数）上に配置され、前記ウエハの最上部表面上 にあることを特徴とするデバイス。 ２１．請求の範囲第２０項記載のデバイスにおいて、前記ウエハはその縁に沿つ て前記底部表面上に延びる追加された導電性端子部分を含み、 前記ウエハの底部表面上にマウントされた少くとも１個のチツプを含み、前記少 くとも１個のチツプはそのマウントされていない表面の中心部分に導電性要素を 含み、底面にマウントされた各チツプは、中心部分から前記ウエハの底面に向つ て延びる少くとも１個の傾斜端部を有し、 導電性パターンは底面にマウントされたチツプの導電性要素を、前記追加された 端子部分又は別の底面にマウントされたチツプに含まれる要素又は両方に接続し 、前記パターンは各底面にマウントされたチツプの傾斜端部（又は複数）上及び 前記ウエハのプレーナ底面上に配置されることを特徴とするデバイス。 ２２．請求の範囲第２０又は２１項記載のデバイスにおいて、 前記少くとも１個のチツプは最上部面及び底面が（１００）結晶面にある単結晶 シリコンチツプを含むことを特徴とするデバイス。 ２３．請求の範囲第２２項記載のデバイスにおいて、前記少くとも１個の傾斜端 部は、前記シリコンチツプの（１１１）面にあることを特徴とするデバイス。 ２４．請求の範囲第２０−２３項かいずれか１項記載のデバイスにおいて、 前記ウエハ上に各チツプをマウントする手段は、各デバイス及び前記ウエハ間に はさまれた粘着層から成ることを特徴とするデバイス。 ２５．請求の範囲第１−９項のいずれか１項記載のデバイスにおいて、 基板は比較的大きな表面を有し、端子パツドが形成され、 複数の半導体チツプのそれぞれは、その裏面が前記基板の表面に接し、その前面 がチツプ内の回路要素に対する外部接続をなす複数の導電性パツドを含む前面及 び裏面を有し、各チツプはその前面から前記基板へ延びる少くとも１個の傾斜端 部を有し、 チツプを相互に、かつ基板上の端子パツドに接続するために、チツプの傾斜端部 及び基板の表面に沿つて、導電性パツドから延びる導電路が含まれることを特徴 とするデバイス。 ２６．請求の範囲第２５項記載のデバイスにおいて、前記基板はウエハで、 前記少くとも１個のチツプは、前記ウエハにマウントされた前記チツプの一表面 の中心領域に、導電性パツドを含み、 少くとも１個の傾斜壁は前記少くとも１個のマウントされたチツプの中心領域か ら、前記ウエハの一表面まで延び、縁に沿つて配置された要素を含む前記ウエハ の一表面上及び前記少くとも１個の傾斜壁上の導電性パターンは、前記パツドを 他のデバイスパツド又は前記要素又は両方に接続することを特徴とするデバイス 。 ２７．請求の範囲第１−９項のいずれか１項記載のデバイスにおいて、 平坦な最上部及び底部表面を有するウエハが含まれ、前記ウエハはその縁に沿つ て、前記最上部表面上にある導電性端子部分を有し、 前記ウエハの底面上にマウントされた少くとも１個のチツプが含まれ、前記チツ プは前記ウエハに面する導電性パツドを、その最上部表面の中心部分に含み、各 マウントされたチツプの中心部分と位置を合わせて、前記ウエハを貫いて形成さ れた傾斜壁開口が含まれ、導電性パターンがマウントされたチツプのパツドを、 前記端子部分に接続し、前記パターンはマウントされたチツプに付随した少くと も１個の傾斜壁及び前記ウエハの平坦最上部表面上に配置されることを特徴とす るデバイス。 ２８．請求の範囲第２７項記載のデバイスにおいて、前記ウエハの底面に各チツ プをマウントする手段は、各チツプの最上面の少くとも周辺部分に配置された粘 着層から成ることを特徴とするデバイス。 ２９．請求の範囲第１−９項のいずれか１項記載のデバイスにおいて、 複数の半導体チツプが含まれ、それぞれがチツプ中の回路要素に対する電気的接 続を作るために、最上表面上に複数の導電性パツドを含み、 一つの表面が複数のチツプのそれぞれの最上表面の少くとも一部に独立に結合さ れたキヤツプ部が含まれ、キヤツプ部は導電性パツドへ近づけるための傾斜壁開 口を含み、 キヤツプ部の相対する表面上にあり、導電性パツドと接触し、チツプを相互接続 するために、開口の傾斜壁に沿つて延びる導電路が含まれることを特徴とするデ バイス。
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