JPS6149281A - パタ−ン検査装置 - Google Patents
パタ−ン検査装置Info
- Publication number
- JPS6149281A JPS6149281A JP59170445A JP17044584A JPS6149281A JP S6149281 A JPS6149281 A JP S6149281A JP 59170445 A JP59170445 A JP 59170445A JP 17044584 A JP17044584 A JP 17044584A JP S6149281 A JPS6149281 A JP S6149281A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pattern
- data
- standard
- inspection
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、ＩＴＶ （工業用テレビジョン）カメラの
如き撮像装置を用いて対象パターンを撮像し、これを画
像処理してパターンの検査を行なうパターン検査装置に
関する。
如き撮像装置を用いて対象パターンを撮像し、これを画
像処理してパターンの検査を行なうパターン検査装置に
関する。
従来、この種の検査装置においては撮像装置を介して得
た撮像信号を画像メモリに格納し、該メモリのスキャン
（走査、読出し）を行なうことにより検査対象物パター
ン（検査領域）を取り出し、その検査を行なうのが一般
的である。
た撮像信号を画像メモリに格納し、該メモリのスキャン
（走査、読出し）を行なうことにより検査対象物パター
ン（検査領域）を取り出し、その検査を行なうのが一般
的である。
しかしながら、このような方法では以下の如き欠点があ
る。
る。
イ）１つの対象物パターンについて、例えば２つの検査
領域を互いに重なるように設定するには、２画面分の検
査領域を用意しておくことが必要で、そのためのメモリ
容量が増大する。
領域を互いに重なるように設定するには、２画面分の検
査領域を用意しておくことが必要で、そのためのメモリ
容量が増大する。
口）１画面分のスキャンが必要、つまり対象物パターン
と対応する検査領域以外のスキャンも必要なため、一般
的に処理時間が長くなる。
と対応する検査領域以外のスキャンも必要なため、一般
的に処理時間が長くなる。
ハ）１画面に占める検査領域がどんなに小さくても、１
画面分のメモリが必要なためその容量が増大する。
画面分のメモリが必要なためその容量が増大する。
この発明はかかる事情のもとになされたもので、高速処
理およびメモリの節約が可能なパターン検査装置を提供
することを目的とする。
理およびメモリの節約が可能なパターン検査装置を提供
することを目的とする。
この発明は、撮像信号を記憶する画像メモリについてそ
の領域（検査領域）を決めてスキャンするとともに、検
査領域に対応する標準パターンを記憶するメモリを設け
て、このメモリのスキャン゛を画像メモリのスキャンと
対応させて並列的に行なうことにより、各メモリについ
て必ずしも１画面分のスキャンをする必要がないように
したものである。
の領域（検査領域）を決めてスキャンするとともに、検
査領域に対応する標準パターンを記憶するメモリを設け
て、このメモリのスキャン゛を画像メモリのスキャンと
対応させて並列的に行なうことにより、各メモリについ
て必ずしも１画面分のスキャンをする必要がないように
したものである。
第１図はこの発明の実施例を示す構成図、第１Ａ［］は
画像メモリの構成を示す概念図、第１Ｂ図。
画像メモリの構成を示す概念図、第１Ｂ図。
は標準パターンメモリの構成を示す概念図、第１Ｃ図は
座標データメモリを説明するための説明図である。第１
図において、１は撮像装置を介して得られる撮像信号を
よく知られている手法にて２値化し、画素化して記憶す
る画像メモリ、２は検査対象物パターンについて所定数
の検査領域を設定したときの各検査領域毎の標準パター
ンをそれぞれ記憶している標準パターンメモリ、３は座
標データメモリ４からのデータにもとづき画像メモリ１
の所定検査領域と、標準パターンメモリ２内の所定標準
パターンとを対応させてメモリ１．２のスキャン（走査
または続出し）を行なうスキャンコントローラ、５は画
像メモリ１および標準パターンメモリ２から読出される
データ間で所定の論理演算を行なう演算回路、６は演算
回路５において例えばメモリ１，２からの画素データの
一致をとるような場合に、一致した画素の数をカウント
し、ラッチするランチ回路である。
座標データメモリを説明するための説明図である。第１
図において、１は撮像装置を介して得られる撮像信号を
よく知られている手法にて２値化し、画素化して記憶す
る画像メモリ、２は検査対象物パターンについて所定数
の検査領域を設定したときの各検査領域毎の標準パター
ンをそれぞれ記憶している標準パターンメモリ、３は座
標データメモリ４からのデータにもとづき画像メモリ１
の所定検査領域と、標準パターンメモリ２内の所定標準
パターンとを対応させてメモリ１．２のスキャン（走査
または続出し）を行なうスキャンコントローラ、５は画
像メモリ１および標準パターンメモリ２から読出される
データ間で所定の論理演算を行なう演算回路、６は演算
回路５において例えばメモリ１，２からの画素データの
一致をとるような場合に、一致した画素の数をカウント
し、ラッチするランチ回路である。
いま、画像メモリ１に成る対象パターンＯＢを記憶させ
、これに対して例えば２つの検査領域Ａ。
、これに対して例えば２つの検査領域Ａ。
Ｂを設定したときの様子が概念的に第１Ａ図の如く示さ
れるものとすると、標準パターンメモリ２には第１Ｂ図
の如く各検査領域Ａ、Ｂに対応する標準パターンＡ’、
Ｂ’が記憶されるとともに、標準データメモリ４には第
１Ｃ図の如く、各種データが記憶される。このデータは
、メモリ１の所定領域（Ａ、Ｂ）とメモリ２の所定標準
パターン（Ａ’、Ｂ′）とが互いに対応して読出される
ように、スキャンコントローラ３に対して指示を与える
ためのものであり、例えば第１Ａ図の検査領域Ａについ
ては、第１Ｃ図の如く ｌ。＋’ｙｉ＋Ｐ、’、Ｑ、’
およびＲ，ｌなるデータが記憶される。ここに、ｊ２Ｘ
、、７！□は第１Ａ図からも明らかなようＧこ、対象パ
ターン○Ｂの基準点ＰからのＸ。
れるものとすると、標準パターンメモリ２には第１Ｂ図
の如く各検査領域Ａ、Ｂに対応する標準パターンＡ’、
Ｂ’が記憶されるとともに、標準データメモリ４には第
１Ｃ図の如く、各種データが記憶される。このデータは
、メモリ１の所定領域（Ａ、Ｂ）とメモリ２の所定標準
パターン（Ａ’、Ｂ′）とが互いに対応して読出される
ように、スキャンコントローラ３に対して指示を与える
ためのものであり、例えば第１Ａ図の検査領域Ａについ
ては、第１Ｃ図の如く ｌ。＋’ｙｉ＋Ｐ、’、Ｑ、’
およびＲ，ｌなるデータが記憶される。ここに、ｊ２Ｘ
、、７！□は第１Ａ図からも明らかなようＧこ、対象パ
ターン○Ｂの基準点ＰからのＸ。
Ｙ方向の距ｉｔ！であり、Ｐ１′はメモリ２の所定基準
点からの座標位置、Ｑ＆’＋Ｒ＊′はメモリ１の検査領
域またはメモリ２の標準パターン格納領域を示すデータ
である。このようにして、そのスキャン開始点とその領
域とを指定することにより、メモリ１と２との間に所定
の関係をもたせて、そ。
点からの座標位置、Ｑ＆’＋Ｒ＊′はメモリ１の検査領
域またはメモリ２の標準パターン格納領域を示すデータ
である。このようにして、そのスキャン開始点とその領
域とを指定することにより、メモリ１と２との間に所定
の関係をもたせて、そ。
の内容を取り出すことができる。演算回路５では、メモ
リ１．２から読出される各データについて、例えば論理
積提作をしてマツチングをとり、ランチ回路６では、マ
ツチングのとれたデータの数（画素数）をカウントする
とともにラッチする。ラッチされたデータは適宜読出さ
れ、後段の装置にて利用される。なお、メモリ１，２か
ら読出される各データについては、基本的にはマツチン
グがとられるが、この場合の標準パターンとして拡大。
リ１．２から読出される各データについて、例えば論理
積提作をしてマツチングをとり、ランチ回路６では、マ
ツチングのとれたデータの数（画素数）をカウントする
とともにラッチする。ラッチされたデータは適宜読出さ
れ、後段の装置にて利用される。なお、メモリ１，２か
ら読出される各データについては、基本的にはマツチン
グがとられるが、この場合の標準パターンとして拡大。
縮小パターンまたは各種のパターンを用意しておくこと
により、判定の多様化と安定化を図ることができる。
により、判定の多様化と安定化を図ることができる。
第１Ａ図では、検査パターン○Ｂについて２つの検査領
域Ａ、Ｂを互いに重ならないように設定したが、第２Ａ
図の如く３つある検査領域Ｃ，Ｄ。
域Ａ、Ｂを互いに重ならないように設定したが、第２Ａ
図の如く３つある検査領域Ｃ，Ｄ。
ＥのうちＣとＤについては互いに重なるように設定する
ことも可能である。このとき、領域Ｃ，Ｄに対応する標
準パターンＣ’、Ｄ’を第２Ｂ図の如く２つの領域に分
けて格納することができる。
ことも可能である。このとき、領域Ｃ，Ｄに対応する標
準パターンＣ’、Ｄ’を第２Ｂ図の如く２つの領域に分
けて格納することができる。
なお、上記では画像メモリ、標準パターンおよびスキャ
ンコントローラを各−系列設けるようにしたが、必要に
よりこれらを複数系列設けてパラレル処理を行なうこと
も可能である。
ンコントローラを各−系列設けるようにしたが、必要に
よりこれらを複数系列設けてパラレル処理を行なうこと
も可能である。
この発明によれば、検査対象パターンについて所定数の
検査領域を決め、各領域毎にスキャンし得るようにした
ので、必要な部分だけをスキャンすればよく、したがっ
て高速処理が可能となる利点がもたらされる。また、検
査領域に対応する標準パターンだけをメモリに記憶して
おけばよいので、メモリを節約することができ、したが
って、検査領域が重なる場合にもそれに合わせて標準パ
ターンを記ｔａさせておくだけで容易に対処することが
できる利点をも有するものである。
検査領域を決め、各領域毎にスキャンし得るようにした
ので、必要な部分だけをスキャンすればよく、したがっ
て高速処理が可能となる利点がもたらされる。また、検
査領域に対応する標準パターンだけをメモリに記憶して
おけばよいので、メモリを節約することができ、したが
って、検査領域が重なる場合にもそれに合わせて標準パ
ターンを記ｔａさせておくだけで容易に対処することが
できる利点をも有するものである。
第１図はこの発明の実施例を示すブロック図、第１Ａ図
は画像メモリの構成を示す概念図、第１Ｂ図は標準パタ
ーンメモリの構成を示す概念図、第１Ｃ図は座標データ
を説明するための説明図、第２Ａ図は検査領域を互いに
重なるように設定する場合を説明するための画像メモリ
構成図、第２Ｂ図は同じくその場合の標準パターンメモ
リ構成図である。 符号説明 １・・・画像メモリ、２・・・標準パターンメモリ、３
・・・スキャン１ントローラ、４・・・座標データメモ
リ、５・・・演算回路、６・・・ランチ回路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１図 第１．４図 第（Ｂ２第１Ｃ図
は画像メモリの構成を示す概念図、第１Ｂ図は標準パタ
ーンメモリの構成を示す概念図、第１Ｃ図は座標データ
を説明するための説明図、第２Ａ図は検査領域を互いに
重なるように設定する場合を説明するための画像メモリ
構成図、第２Ｂ図は同じくその場合の標準パターンメモ
リ構成図である。 符号説明 １・・・画像メモリ、２・・・標準パターンメモリ、３
・・・スキャン１ントローラ、４・・・座標データメモ
リ、５・・・演算回路、６・・・ランチ回路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１図 第１．４図 第（Ｂ２第１Ｃ図
Claims (1)
- 未知パターンを撮像して得られる撮像信号をディジタル
化して記憶する画像メモリと、該未知パターン毎に所定
数の検査領域を予め決めておくとともに該検査領域毎の
標準パターンを記憶する標準パターンメモリと、未知パ
ターンの所定検査領域と標準パターンの所定のものとを
対応させて前記各メモリからデータの読出しを行なうコ
ントローラと、各メモリから読出されるデータ間で所定
の演算を行なう演算手段とを備え、該演算結果から未知
パターンの検査を行なうことを特徴とするパターン検査
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170445A JPS6149281A (ja) | 1984-08-17 | 1984-08-17 | パタ−ン検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170445A JPS6149281A (ja) | 1984-08-17 | 1984-08-17 | パタ−ン検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149281A true JPS6149281A (ja) | 1986-03-11 |
Family
ID=15905055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170445A Pending JPS6149281A (ja) | 1984-08-17 | 1984-08-17 | パタ−ン検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05231556A (ja) * | 1992-02-17 | 1993-09-07 | Teisan Kk | 四方弁 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4888815A (ja) * | 1972-02-23 | 1973-11-21 | ||
| JPS5748163A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Method and device for inspection of pattern |
-
1984
- 1984-08-17 JP JP59170445A patent/JPS6149281A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4888815A (ja) * | 1972-02-23 | 1973-11-21 | ||
| JPS5748163A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Method and device for inspection of pattern |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05231556A (ja) * | 1992-02-17 | 1993-09-07 | Teisan Kk | 四方弁 |
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