JPS6143736B2 - - Google Patents
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- JPS6143736B2 JPS6143736B2 JP56105519A JP10551981A JPS6143736B2 JP S6143736 B2 JPS6143736 B2 JP S6143736B2 JP 56105519 A JP56105519 A JP 56105519A JP 10551981 A JP10551981 A JP 10551981A JP S6143736 B2 JPS6143736 B2 JP S6143736B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- delay
- address
- dda
- ram
- Prior art date
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- 230000015654 memory Effects 0.000 claims description 42
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明はデジタル微分解析機（以下DDAと略
称する。）に関する。
称する。）に関する。
DDAは、アナコン同様、シユミレータ或いは
微分方程式を解きながら制御を行なう制御装置等
に広く使用される機運にある。本願の出願人も、
このDDAの使いやすさを向上させるため、全体
値から増分信号を直接導出できるようにした
DDAを特開昭55−56252で提供し、さらにホスト
コンピユータとの連係を工夫しDDA、ホストコ
ンピユータとともに動作速度を上げることがで
き、柔軟性のあるDDAを特開昭55−135944で提
供した。
微分方程式を解きながら制御を行なう制御装置等
に広く使用される機運にある。本願の出願人も、
このDDAの使いやすさを向上させるため、全体
値から増分信号を直接導出できるようにした
DDAを特開昭55−56252で提供し、さらにホスト
コンピユータとの連係を工夫しDDA、ホストコ
ンピユータとともに動作速度を上げることがで
き、柔軟性のあるDDAを特開昭55−135944で提
供した。
DDAをシユミレータ、制御装置等として使用
するときの問題の一つは遅延要素の実現の仕方に
ある。この実現の最も簡単な方法は、遅延させら
れるべき演算要素の増分信号を遅延時間に対応し
たシフトレジスタに導入され、演算の１イタレー
シヨン毎にシフトレジスタを１つずつ進ませるこ
とであるが、そのようにすると、遅延時間がプラ
ントの状況に応じて変化するときには、それに対
処することができないし、ハードも大きくなる、
という欠点があり、実用的ではない。このため、
遅延要素をPade´の近似式により近似し、これを
Taylor展開した式をDDAで演算させることが行
なわれているが、近似式であるため、誤差を伴う
ばかりでなく、演算のためのDDAの演算機の台
数が増大する、という欠点があつた。
するときの問題の一つは遅延要素の実現の仕方に
ある。この実現の最も簡単な方法は、遅延させら
れるべき演算要素の増分信号を遅延時間に対応し
たシフトレジスタに導入され、演算の１イタレー
シヨン毎にシフトレジスタを１つずつ進ませるこ
とであるが、そのようにすると、遅延時間がプラ
ントの状況に応じて変化するときには、それに対
処することができないし、ハードも大きくなる、
という欠点があり、実用的ではない。このため、
遅延要素をPade´の近似式により近似し、これを
Taylor展開した式をDDAで演算させることが行
なわれているが、近似式であるため、誤差を伴う
ばかりでなく、演算のためのDDAの演算機の台
数が増大する、という欠点があつた。
本発明は、これらの欠点を解消し、遅延要素が
他の加減算、積分演算等と同様の演算命令で実現
できるようにしようとするものである。本発明で
は、このため、ランダムアクセスメモリ（以下
RAMと略称する。）を遅延のためのハードとして
用意し、これの書込み、読み出し点を遅延要素と
遅延時間とで制御することとして遅延時間の変化
への対応と演算の簡易化とを実現したものであ
る。
他の加減算、積分演算等と同様の演算命令で実現
できるようにしようとするものである。本発明で
は、このため、ランダムアクセスメモリ（以下
RAMと略称する。）を遅延のためのハードとして
用意し、これの書込み、読み出し点を遅延要素と
遅延時間とで制御することとして遅延時間の変化
への対応と演算の簡易化とを実現したものであ
る。
第１図は本発明の実施例を示す概念的なブロツ
ク図である。図で８，９及び１０はアドレスメモ
リ、スケールメモリ及びエレメントメモリであ
り、夫々ホストのコンピユータからこのDDAが
実行すべき演算に対応して、後述する各種のメモ
リをどのように使用すべきかのアドレス情報、増
分信号のスケール情報及び各エレメントの演算要
素としての情報を与えられ格納する。６はタイミ
ング信号発生回路であり、各種のタイミング信号
t1，t2，……ｔi，……ｔoを周期的に発生する。
７はシーケンスカウンタでタイミング信号t1を入
力とし、この入力が入る度にカウンタの出力を１
だけ歩進するものとされる。このカウンタ７は
DDAの演算機能を実現するに必要なだけの容量
を持つており、これがオーバフローしたとき
DDAは１イタレーシヨンの演算を終える演算を
終えることとなるとともに出力ｊが出され、次の
イタレーシヨンの演算動作が開始される。カウン
タ７の出力はメモリ８，９及び１０に与えられ、
カウンタの出力に応じて各イタレーシヨン内で所
定の順序で、アドレス、スケール及び演算要素の
情報を出力する。１２はデコーダであり、演算要
素の情報をデコードし、各エレメントごとにどの
演算がなされるべきかを解読する。タイミング信
号t1，t2，……ｔo、メモリ８，９の出力、デコー
ダ１２の出力により、増分信号メモリ（以下ΔＺ
メモリと略称する。）１１、シフタ１５、ALU１
４，１７、増分発生器１８、Ｙメモリ１３及びＲ
メモリ１６が制御され所定のDDAとしての演算
を行なうわけであるが、これらの制御について
は、本発明も従来のDDAと同様で良いから具体
的な説明は省略する。ここでＲメモリ１６には必
要な初期値設定のためホストのコンピユータから
必要なデータが供給されることは言うまでもな
い。又、Ｙメモリには、初期値設定として必要な
データ或いはシユミレート或いは制御されるプラ
ントの各種データが供給される。
ク図である。図で８，９及び１０はアドレスメモ
リ、スケールメモリ及びエレメントメモリであ
り、夫々ホストのコンピユータからこのDDAが
実行すべき演算に対応して、後述する各種のメモ
リをどのように使用すべきかのアドレス情報、増
分信号のスケール情報及び各エレメントの演算要
素としての情報を与えられ格納する。６はタイミ
ング信号発生回路であり、各種のタイミング信号
t1，t2，……ｔi，……ｔoを周期的に発生する。
７はシーケンスカウンタでタイミング信号t1を入
力とし、この入力が入る度にカウンタの出力を１
だけ歩進するものとされる。このカウンタ７は
DDAの演算機能を実現するに必要なだけの容量
を持つており、これがオーバフローしたとき
DDAは１イタレーシヨンの演算を終える演算を
終えることとなるとともに出力ｊが出され、次の
イタレーシヨンの演算動作が開始される。カウン
タ７の出力はメモリ８，９及び１０に与えられ、
カウンタの出力に応じて各イタレーシヨン内で所
定の順序で、アドレス、スケール及び演算要素の
情報を出力する。１２はデコーダであり、演算要
素の情報をデコードし、各エレメントごとにどの
演算がなされるべきかを解読する。タイミング信
号t1，t2，……ｔo、メモリ８，９の出力、デコー
ダ１２の出力により、増分信号メモリ（以下ΔＺ
メモリと略称する。）１１、シフタ１５、ALU１
４，１７、増分発生器１８、Ｙメモリ１３及びＲ
メモリ１６が制御され所定のDDAとしての演算
を行なうわけであるが、これらの制御について
は、本発明も従来のDDAと同様で良いから具体
的な説明は省略する。ここでＲメモリ１６には必
要な初期値設定のためホストのコンピユータから
必要なデータが供給されることは言うまでもな
い。又、Ｙメモリには、初期値設定として必要な
データ或いはシユミレート或いは制御されるプラ
ントの各種データが供給される。
本発明では、上述の従来からあるDDAに、遅
延メモリ（以下Ｔdメモリと略称する。）２０が付
加される。これも他のメモリ、ALUと同様、各
種のタイミング信号t1，t2……ｔo、メモリ８，
９、デコーダ１２の出力により制御されることに
なるのは言うまでもない。本発明では、Ｔdメモ
リとしてRAMを使用し、これの書込み、読み出
し点を制御するものとしたから、この制御のため
に、ある遅延要素について、その遅延要素のとり
うる最大の遅延時間Ｔdinax、及びその遅延要素の
現にある遅延時間Ｔdiが必要であるが、これら
は、夫々アドレスメモリ８及びＹメモリから与え
られるものとする。これらのデータは、他の
DDAのパラメータと同様にホストのコンピユー
タから与えられるものとできるから、このために
特別のハード或いはソフトが必要となることはな
い。
延メモリ（以下Ｔdメモリと略称する。）２０が付
加される。これも他のメモリ、ALUと同様、各
種のタイミング信号t1，t2……ｔo、メモリ８，
９、デコーダ１２の出力により制御されることに
なるのは言うまでもない。本発明では、Ｔdメモ
リとしてRAMを使用し、これの書込み、読み出
し点を制御するものとしたから、この制御のため
に、ある遅延要素について、その遅延要素のとり
うる最大の遅延時間Ｔdinax、及びその遅延要素の
現にある遅延時間Ｔdiが必要であるが、これら
は、夫々アドレスメモリ８及びＹメモリから与え
られるものとする。これらのデータは、他の
DDAのパラメータと同様にホストのコンピユー
タから与えられるものとできるから、このために
特別のハード或いはソフトが必要となることはな
い。
次に、本発明の実施例におけるＴdメモリ２０
について具体的に説明する。Ｔdメモリ２０は例
えば増分信号ΔＺがΔＺの有無を“１”、“０”で
示す信号とこれが正の増分又は負の増分のいずれ
であるかを示す“１”又は“０”の２ビツトの信
号で構成されているとき、これを各イタレーシヨ
ン毎にRAMに書込み、これを遅延時間に対応す
る回数のイタレーシヨン後に読み出すという形で
実現される。第２図はＴdメモリ２０のRAMのア
ドレスと遅延要素との関係を示すものである。
RAMはアドレス＃０から＃ｎまで持つている。
DDAであるシユミレート、制御をしようとする
といくつかの遅延要素が必要となり、しかも遅延
時間は種々になるわけであるが、この場合ｎは全
遅延要素の最大遅延時間に対応するイタレーシヨ
ンの数より大きいものとされる。このRAMは
DDAの演算がスタートするとき、全データが
“０”にクリアされる。このRAMのアドレスと遅
延要素との対応は次のようになされる。任意の値
に設定されたベースレジスタ２６で指定されるア
ドレスに、遅延要素のうち、とりうる遅延時間の
最大値が最も小さい遅延要素の最大値に対応する
イタレーシヨン数だけ加えたアドレス又は減じた
アドレスの領域をその遅延要素のためのRAMの
領域として割付ける。第２図ではベースレジスタ
２６で指定されたアドレス１００からアドレスを
減ずる方向に遅延要素Ｔd0の最大遅延時間Ｔd0nax
に対応するイタレーシヨン数５のアドレス領域１
００−９６を遅延要素Ｔd0の領域として使用す
る。次の遅延要素Ｔd1は、前記遅延要素Ｔd0に隣
接した領域に割当てられる。第２図の例はＴd1na
ｘはイタレーシヨン数７に対応し、アドレス１０
１−１０７の領域が割当てられた例である。勿
論、Ｔd1をアドレス９５−８９の領域の方向にと
つても良い。次の遅延要素Ｔd2は前記遅延要素Ｔ
d1に隣接した領域に割当てられる。第２図の例は
Ｔd2naxはイタレーシヨン数10に対応した領域と
される。このように、本発明ではRAMに、最大
遅延時間順に対応して遅延要素を割付けるのであ
る。この場合、RAMの最大アドレスが全遅延要
素の最大遅延要素の和より大きければ良いのであ
つて、ぴつたり一致する必要はない。というの
は、このベースレジスタ２６を基準として領域を
割付けるというのはDDAの動作の開始のときに
のみなされることで、この動作が繰返されている
うちはRAMはエンドレスに且サイクリツクに使
用されるから、RAMへの割付けは遅延要素の順
のみに意味があるのである。RAMへの書込み、
読み出しによつて遅延要素を得る方法を第２図に
よつて説明する。先にも述べたように、DDAの
演算のスタート時にRAMは全データが零にクリ
アされる。まず第１イタレーシヨンでは夫々の遅
延要素Ｔd0，Ｔd1，Ｔd2……に対応する領域の最
初のアドレス１００，１０７，１１７，……に
夫々の遅延要素によつて遅延させれらるべき増分
信号が、図に１で示すように書込みれる、同じ
イタレーシヨンでは、〓１で示すように夫々の遅
延要素等の遅延時間に対応したイタレーシヨン数
だけ正にバイアスしたアドレス１０３，１１２，
１１９，……からデータを読み出すのである。次
の第２イタレーシヨンでは、最初に書込んだアド
レスから負にバイアスしたアドレス９９，１０
６，１１６，……に増分信号を２で示すように
書込まれる。読み出しも、同様に〓２で示すアド
レスに対して行なわれる。以後各イタレーシヨン
毎に次々とアドレスを移してゆくものとするか
ら、遅延時間Ｔdiに対応したイタレーシヨン数だ
け経過して初めて増分信号が読み出されることに
なるから、遅延を実現することになるのである。
この書込み、読み出しの夫々のアドレスを一般式
で示すと次のようになる。
について具体的に説明する。Ｔdメモリ２０は例
えば増分信号ΔＺがΔＺの有無を“１”、“０”で
示す信号とこれが正の増分又は負の増分のいずれ
であるかを示す“１”又は“０”の２ビツトの信
号で構成されているとき、これを各イタレーシヨ
ン毎にRAMに書込み、これを遅延時間に対応す
る回数のイタレーシヨン後に読み出すという形で
実現される。第２図はＴdメモリ２０のRAMのア
ドレスと遅延要素との関係を示すものである。
RAMはアドレス＃０から＃ｎまで持つている。
DDAであるシユミレート、制御をしようとする
といくつかの遅延要素が必要となり、しかも遅延
時間は種々になるわけであるが、この場合ｎは全
遅延要素の最大遅延時間に対応するイタレーシヨ
ンの数より大きいものとされる。このRAMは
DDAの演算がスタートするとき、全データが
“０”にクリアされる。このRAMのアドレスと遅
延要素との対応は次のようになされる。任意の値
に設定されたベースレジスタ２６で指定されるア
ドレスに、遅延要素のうち、とりうる遅延時間の
最大値が最も小さい遅延要素の最大値に対応する
イタレーシヨン数だけ加えたアドレス又は減じた
アドレスの領域をその遅延要素のためのRAMの
領域として割付ける。第２図ではベースレジスタ
２６で指定されたアドレス１００からアドレスを
減ずる方向に遅延要素Ｔd0の最大遅延時間Ｔd0nax
に対応するイタレーシヨン数５のアドレス領域１
００−９６を遅延要素Ｔd0の領域として使用す
る。次の遅延要素Ｔd1は、前記遅延要素Ｔd0に隣
接した領域に割当てられる。第２図の例はＴd1na
ｘはイタレーシヨン数７に対応し、アドレス１０
１−１０７の領域が割当てられた例である。勿
論、Ｔd1をアドレス９５−８９の領域の方向にと
つても良い。次の遅延要素Ｔd2は前記遅延要素Ｔ
d1に隣接した領域に割当てられる。第２図の例は
Ｔd2naxはイタレーシヨン数10に対応した領域と
される。このように、本発明ではRAMに、最大
遅延時間順に対応して遅延要素を割付けるのであ
る。この場合、RAMの最大アドレスが全遅延要
素の最大遅延要素の和より大きければ良いのであ
つて、ぴつたり一致する必要はない。というの
は、このベースレジスタ２６を基準として領域を
割付けるというのはDDAの動作の開始のときに
のみなされることで、この動作が繰返されている
うちはRAMはエンドレスに且サイクリツクに使
用されるから、RAMへの割付けは遅延要素の順
のみに意味があるのである。RAMへの書込み、
読み出しによつて遅延要素を得る方法を第２図に
よつて説明する。先にも述べたように、DDAの
演算のスタート時にRAMは全データが零にクリ
アされる。まず第１イタレーシヨンでは夫々の遅
延要素Ｔd0，Ｔd1，Ｔd2……に対応する領域の最
初のアドレス１００，１０７，１１７，……に
夫々の遅延要素によつて遅延させれらるべき増分
信号が、図に１で示すように書込みれる、同じ
イタレーシヨンでは、〓１で示すように夫々の遅
延要素等の遅延時間に対応したイタレーシヨン数
だけ正にバイアスしたアドレス１０３，１１２，
１１９，……からデータを読み出すのである。次
の第２イタレーシヨンでは、最初に書込んだアド
レスから負にバイアスしたアドレス９９，１０
６，１１６，……に増分信号を２で示すように
書込まれる。読み出しも、同様に〓２で示すアド
レスに対して行なわれる。以後各イタレーシヨン
毎に次々とアドレスを移してゆくものとするか
ら、遅延時間Ｔdiに対応したイタレーシヨン数だ
け経過して初めて増分信号が読み出されることに
なるから、遅延を実現することになるのである。
この書込み、読み出しの夫々のアドレスを一般式
で示すと次のようになる。
書込ポインタ（Ｔwpi）
Ｔwpp＝ベースレジスタの値（DDA演算スタ
ート時のみ） Ｔwpi＝Ｔwpi-1＋Ｔdinax 読出しポインタ（ＴRpi） ＴRpi＝Ｔwpi＋Ｔdi 上記の式から明らかなように、ベースレジスタ
の関与はDDAのスタートのときのみであり、
DDAの動作中はRAMはエンドレスに使用でき
る。又、DDAの動作中に遅延時間Ｔdiを変更した
いときはＴdiの変化に対応して読み出しのポイン
トのみを変更すればよいのである。
ート時のみ） Ｔwpi＝Ｔwpi-1＋Ｔdinax 読出しポインタ（ＴRpi） ＴRpi＝Ｔwpi＋Ｔdi 上記の式から明らかなように、ベースレジスタ
の関与はDDAのスタートのときのみであり、
DDAの動作中はRAMはエンドレスに使用でき
る。又、DDAの動作中に遅延時間Ｔdiを変更した
いときはＴdiの変化に対応して読み出しのポイン
トのみを変更すればよいのである。
次に、この書込みアドレス、読み出しアドレス
の生成回路の例を第３図、第４図により説明す
る。まず書込みについて述べる。
の生成回路の例を第３図、第４図により説明す
る。まず書込みについて述べる。
本実施例では、アドレスメモリ８には、先にも
述べたように各遅延要素毎に各々の最大遅延時間
（Ｔdinax）が予め格納されている。従つてDDAス
タート時の書込ポインタＴwppを求める場合は、
ベースレジスタ２６の内容を選択器２８を介して
書込ポインタレジスタ（以下Ｔwpiレジスタと称
する。）３０にセツト信号３１をゲート２９を介
して送信せしめ設定する。このとき選択器２８を
ベースレジスタ２６に切換えるのは当然である。
またＴwp1〜Ｔwpiについては今度はＴwpiレジスタ
３０の前回の内容Ｔwpi-1とその時、該アドレス
メモリ８から読み出したＴdinaxとの加算を加算器
２７で実行し、それを選択器２８を通して該Ｔw
ｐｉレジスタ３０の入力をせしめ、かつセツト信号
３２により該Ｔwpiレジスタに格納して行く訳で
ある。
述べたように各遅延要素毎に各々の最大遅延時間
（Ｔdinax）が予め格納されている。従つてDDAス
タート時の書込ポインタＴwppを求める場合は、
ベースレジスタ２６の内容を選択器２８を介して
書込ポインタレジスタ（以下Ｔwpiレジスタと称
する。）３０にセツト信号３１をゲート２９を介
して送信せしめ設定する。このとき選択器２８を
ベースレジスタ２６に切換えるのは当然である。
またＴwp1〜Ｔwpiについては今度はＴwpiレジスタ
３０の前回の内容Ｔwpi-1とその時、該アドレス
メモリ８から読み出したＴdinaxとの加算を加算器
２７で実行し、それを選択器２８を通して該Ｔw
ｐｉレジスタ３０の入力をせしめ、かつセツト信号
３２により該Ｔwpiレジスタに格納して行く訳で
ある。
次に、読み出しについて述べる。
加算器４６にて前述したようにＹメモリに格納
されている遅延時間ＴdiをＹメモリより読み出し
これと前述の書込みアドレス情報Ｔwpi３３を加
算し、ＴRpiレジスタ４７にセツトする。
されている遅延時間ＴdiをＹメモリより読み出し
これと前述の書込みアドレス情報Ｔwpi３３を加
算し、ＴRpiレジスタ４７にセツトする。
この動作を各イタレーシヨン毎に毎回くり返し
て行く訳である。ＴRpi４８がＴdメモリの読み出
しアドレス情報として供給される。
て行く訳である。ＴRpi４８がＴdメモリの読み出
しアドレス情報として供給される。
第５図には、Ｔdメモリ２０の詳細構成の一実
施例を示すものである。Ｔdメモリに対する書込
みの詳細は前述したので省略する。遅延さすべき
入力データΔＺiはライン１４６を介して、書込
ステージを示すタイミング信号をライン１４７を
介して演算ゲート１３５で論理積をとり次段の
0Rゲート１３７にまたイニシヤル時、Ｔdメモリ
の全エリアをオール“０”クリアとすべく演算ゲ
ート１３６を介して同じくORゲート１３７に入
力せしめＴdメモリRAMの入力データとしてい
る。
施例を示すものである。Ｔdメモリに対する書込
みの詳細は前述したので省略する。遅延さすべき
入力データΔＺiはライン１４６を介して、書込
ステージを示すタイミング信号をライン１４７を
介して演算ゲート１３５で論理積をとり次段の
0Rゲート１３７にまたイニシヤル時、Ｔdメモリ
の全エリアをオール“０”クリアとすべく演算ゲ
ート１３６を介して同じくORゲート１３７に入
力せしめＴdメモリRAMの入力データとしてい
る。
Ｔdメモリ２０のRAMのアドレス情報は書込、
読出、イニシヤルの３通りが有るが、これらは書
込み時は演算ゲート１３８にて書込ポインタＴw
ｐｉ信号３３、と書込ステージを示すタイミング信
号のライン１４７の信号との論理積を取りRAM
のアドレスとする。読み出し時は、演算ゲート１
３９にて読出ポインタＴRpi信号４８、読出ステ
ージを示すタイミング信号１４９の論理積を取り
RAMアドドレスとする。
読出、イニシヤルの３通りが有るが、これらは書
込み時は演算ゲート１３８にて書込ポインタＴw
ｐｉ信号３３、と書込ステージを示すタイミング信
号のライン１４７の信号との論理積を取りRAM
のアドレスとする。読み出し時は、演算ゲート１
３９にて読出ポインタＴRpi信号４８、読出ステ
ージを示すタイミング信号１４９の論理積を取り
RAMアドドレスとする。
イニシヤル時はＴdメモリの全エリアを全て
“０”クリアする為、別個のアドレス生成機構が
必要となつてくる。
“０”クリアする為、別個のアドレス生成機構が
必要となつてくる。
これは所定のタイミング信号を示すライン１４
４からアドレスカウンタ１４３、で実現してい
る。アドレスカウンタ１４３はサーキユーラカウ
ンタとしてRAMの全エリアをカバーできるレン
ジ常に動作しているもので良い。アドレスカウン
タ１４３の出力信号１５０、イニシヤルモード信
号を演算ゲート１４０にて論理積をとり以上３つ
の信号をORゲート１４１を介しRAMアドレス信
号１５４として供給する訳である。尚、該RAM
に対する書込パルス信号１５３はORゲート１４
２を介し通常の書込み動作時のパルスＴwをライ
ン１５２を介して導入しイニシヤルモード時の書
込パルス生成回路１４５にて生成される信号ライ
ン１５１を介し、それぞれのモード下で供給され
る。
４からアドレスカウンタ１４３、で実現してい
る。アドレスカウンタ１４３はサーキユーラカウ
ンタとしてRAMの全エリアをカバーできるレン
ジ常に動作しているもので良い。アドレスカウン
タ１４３の出力信号１５０、イニシヤルモード信
号を演算ゲート１４０にて論理積をとり以上３つ
の信号をORゲート１４１を介しRAMアドレス信
号１５４として供給する訳である。尚、該RAM
に対する書込パルス信号１５３はORゲート１４
２を介し通常の書込み動作時のパルスＴwをライ
ン１５２を介して導入しイニシヤルモード時の書
込パルス生成回路１４５にて生成される信号ライ
ン１５１を介し、それぞれのモード下で供給され
る。
ここで、当然のことながら書込モード、読出モ
ード、イニシヤルモードは各々排他的な関係で成
立する性格のものであることは云うまでもない。
ード、イニシヤルモードは各々排他的な関係で成
立する性格のものであることは云うまでもない。
Ｔdメモリ２０へΔＺiを導入するのは、他の
DDAの演算要素と同様、ALU１４，１７を介す
るのがハード上有利である。又RAMの出力Dout
から得られる増分信号ΔＺiはΔＺメモリ１１に
直接導入されるものとしても良いが、標準的な
DDAのハードとして考える場合は、ΔＺ発生器
１８の導入するものとするものとするのが良い。
DDAの演算要素と同様、ALU１４，１７を介す
るのがハード上有利である。又RAMの出力Dout
から得られる増分信号ΔＺiはΔＺメモリ１１に
直接導入されるものとしても良いが、標準的な
DDAのハードとして考える場合は、ΔＺ発生器
１８の導入するものとするものとするのが良い。
第６図は、本発明の実施例におけるDDAのマ
イクロプログラムコードの例を参考までに示した
ものである。ａは従来のDDAのマイクロプログ
ラムコードの例であり、ｂは、本発明の実施例の
ために付加されるマイクロプログラムコードの例
であり、最大遅延時間Ｔdinaxのデータを持つてい
る。
イクロプログラムコードの例を参考までに示した
ものである。ａは従来のDDAのマイクロプログ
ラムコードの例であり、ｂは、本発明の実施例の
ために付加されるマイクロプログラムコードの例
であり、最大遅延時間Ｔdinaxのデータを持つてい
る。
本発明によれば、Ｔdiを変更するだけで、遅延
時間の変更に対処できる。この場合、増分信号Δ
Ｚの得られる位相が変化した形でＴdiの変化に対
応することになる。
時間の変更に対処できる。この場合、増分信号Δ
Ｚの得られる位相が変化した形でＴdiの変化に対
応することになる。
第１図は本発明の実施例のDDAの概念的な構
成を示すブロツク図、第２図は本発明における実
施例でのRAMの使用形態を説明するブロツク
図、第３図、第４図はRAMへの書込み、読み出
しポイントの生成回路の例を示すブロツク図、第
５図は本発明の実施例における遅延メモリ２０の
より具体的な一例の構成を示すブロツク図、第６
図はDDAのマイクロコードの例を示す構成図で
ある。 ６……タイミング回路、７……シーケンスカウン
タ、８……アドレスメモリ、９……スケールメモ
リ、１０……エレメントメモリ、１１……ΔＺメ
モリ、１２……デコーダ、１３……Ｙメモリ、１
４……加算器、１５……シフトレジスタ、１６…
…Ｒメモリ、１７……加算器、１８……ΔＺ発生
器、２０……遅延メモリ。
成を示すブロツク図、第２図は本発明における実
施例でのRAMの使用形態を説明するブロツク
図、第３図、第４図はRAMへの書込み、読み出
しポイントの生成回路の例を示すブロツク図、第
５図は本発明の実施例における遅延メモリ２０の
より具体的な一例の構成を示すブロツク図、第６
図はDDAのマイクロコードの例を示す構成図で
ある。 ６……タイミング回路、７……シーケンスカウン
タ、８……アドレスメモリ、９……スケールメモ
リ、１０……エレメントメモリ、１１……ΔＺメ
モリ、１２……デコーダ、１３……Ｙメモリ、１
４……加算器、１５……シフトレジスタ、１６…
…Ｒメモリ、１７……加算器、１８……ΔＺ発生
器、２０……遅延メモリ。
Claims (1)
- １ 複数個の演算要素が所定の周期で所定の順序
で繰返し実行され、且、前記演算要素の一つに遅
延要素を含むデジタル微分解析機において、前記
遅延要素は演算要素を遅延要素として機能させる
マイクロ命令に含まれるその遅延要素の遅延の最
大時間を指定するコードと前記周期での繰返し演
算回数とで決定される書込みアドレスで遅延メモ
リに増分の書込みを行ない、前記微分解析機の前
記遅延要素に対応するアドレスのＹメモリから与
えられるその遅延要素の遅延時間を指定するコー
ドだけ前記書込みアドレスからバイアスされたア
ドレスで前記遅延メモリから増分を読み出すこと
によつて実現されることを特徴とするデジタル微
分解析機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105519A JPS588354A (ja) | 1981-07-08 | 1981-07-08 | デジタル微分解析機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105519A JPS588354A (ja) | 1981-07-08 | 1981-07-08 | デジタル微分解析機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588354A JPS588354A (ja) | 1983-01-18 |
| JPS6143736B2 true JPS6143736B2 (ja) | 1986-09-29 |
Family
ID=14409842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105519A Granted JPS588354A (ja) | 1981-07-08 | 1981-07-08 | デジタル微分解析機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588354A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0761737B2 (ja) * | 1985-02-07 | 1995-07-05 | 富士ゼロックス株式会社 | スタンプ装置 |
-
1981
- 1981-07-08 JP JP56105519A patent/JPS588354A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS588354A (ja) | 1983-01-18 |
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