JPS6143457A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6143457A JPS6143457A JP59164962A JP16496284A JPS6143457A JP S6143457 A JPS6143457 A JP S6143457A JP 59164962 A JP59164962 A JP 59164962A JP 16496284 A JP16496284 A JP 16496284A JP S6143457 A JPS6143457 A JP S6143457A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- pins
- package
- lead
- package body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特にパッケージ外部に突出
したリードやピンの折れ曲りを防止した半導体装置に関
する。
したリードやピンの折れ曲りを防止した半導体装置に関
する。
半導体パッケージの外部リードまたはピンの位置や形状
はパッケージの種類によって種々であるが、同じ形状、
大きさで、パッケージボディから外部から一定の間隔で
多数突出配列されている。
はパッケージの種類によって種々であるが、同じ形状、
大きさで、パッケージボディから外部から一定の間隔で
多数突出配列されている。
第1図に、ピン・グリッド会アレイタイプのパッケージ
の側面図を、第2図にデュアル・インラインタイプのプ
ラスチックパッケージの側面図を、また、第3図にフラ
ット中パック・タイプのプラスチックパッケージ(フラ
ット拳パッケージ)の平面図を示す。第1図に示すよう
な、基板1の下部に多数突出したピン2、第2図に示す
ような、樹脂封止部3から多数突出したり−ド4、第3
図に示すような樹脂封止部5から四方向に突出したり一
ド6は、これら図に示されるように、その位置や形状は
様々であるが、いずれも同一の大きさく太さ、長さ)、
形状のものが、一定の間隔で、基板1や半導体素子など
を内部に収納した樹脂封止部3,5などのパッケージボ
ディ(本体)から外部に突出配列されている。
の側面図を、第2図にデュアル・インラインタイプのプ
ラスチックパッケージの側面図を、また、第3図にフラ
ット中パック・タイプのプラスチックパッケージ(フラ
ット拳パッケージ)の平面図を示す。第1図に示すよう
な、基板1の下部に多数突出したピン2、第2図に示す
ような、樹脂封止部3から多数突出したり−ド4、第3
図に示すような樹脂封止部5から四方向に突出したり一
ド6は、これら図に示されるように、その位置や形状は
様々であるが、いずれも同一の大きさく太さ、長さ)、
形状のものが、一定の間隔で、基板1や半導体素子など
を内部に収納した樹脂封止部3,5などのパッケージボ
ディ(本体)から外部に突出配列されている。
これらパンケージは、外部リードやピン(以下単にリー
ドということもある)を折曲げなどして実装基板に実装
されるが、その取扱上リードが横方向や縦方向に曲り易
く、実装に困荏εをきたしている。かかるリード曲りは
半導体パッケージの輸送、運搬時などにも生じ易い。な
お、これらのパッケージの外観は日経マグロウヒル社発
行、「口紅エレクトロニクス別冊マイクロデバイセズ」
厖2.1984年6月11日号、pp121−128に
示されている。
ドということもある)を折曲げなどして実装基板に実装
されるが、その取扱上リードが横方向や縦方向に曲り易
く、実装に困荏εをきたしている。かかるリード曲りは
半導体パッケージの輸送、運搬時などにも生じ易い。な
お、これらのパッケージの外観は日経マグロウヒル社発
行、「口紅エレクトロニクス別冊マイクロデバイセズ」
厖2.1984年6月11日号、pp121−128に
示されている。
本発明はかかるリード曲りを防止した半導体装置を提供
することを目的としたものである。
することを目的としたものである。
本発明の11J記ならびにそのほかの目的と新規なl)
j徴は1本[IJ1卸+13:の記述および添付図面か
らあきらかになるであろう。
j徴は1本[IJ1卸+13:の記述および添付図面か
らあきらかになるであろう。
〔発明の概裂〕
苓L’J K i6いてu;J示される発明のうち代表
的なものの概要を17i1単に説明すれば、下記のとお
りである。
的なものの概要を17i1単に説明すれば、下記のとお
りである。
すなわち、本発明では、上記したリード曲りが、特に、
コーナ一部、就中、末端部に発生し易いことに着目して
、かかるコーナ一部に位置しているリードを他のリード
よりも太くするなど強化することにより、コーナ一部に
位置するリードの4ならず、コーナ一部内側のリードす
なわちリード全体をリード曲りから保眼することに成功
した。
コーナ一部、就中、末端部に発生し易いことに着目して
、かかるコーナ一部に位置しているリードを他のリード
よりも太くするなど強化することにより、コーナ一部に
位置するリードの4ならず、コーナ一部内側のリードす
なわちリード全体をリード曲りから保眼することに成功
した。
次に、本発明の実施例を第4図〜第9図に基づいて説明
する。
する。
第4図は第1図に対応するもので、パッケージボディ(
基板)1の下部に立設されたピン2の両末端に位置する
ピン2A、2Bをその内側のピン2C,・・・よりも太
(構成しである。
基板)1の下部に立設されたピン2の両末端に位置する
ピン2A、2Bをその内側のピン2C,・・・よりも太
(構成しである。
第5図は第2図に対応するもので、同様にパッケージボ
ディ(樹脂封止部)3から突出したり一ド4の両末端に
位置するり一ド4A、4Bをその内側のり一ド4C・・
・よりも太く宿成しである。ま また、第6図
は第3図(〆こ対応するもので、パッケージボディ(樹
脂封止部)5から四方向に突出したリードGのうちコー
ナ一部のボディ末端に位置する一辺のり一ド6A、、6
Bをその内側に位filするリード6C・・・よりも太
く構成し工あり、他の三辺のリードについても第6図に
図示のごとく同様にt#J成しである。
ディ(樹脂封止部)3から突出したり一ド4の両末端に
位置するり一ド4A、4Bをその内側のり一ド4C・・
・よりも太く宿成しである。ま また、第6図
は第3図(〆こ対応するもので、パッケージボディ(樹
脂封止部)5から四方向に突出したリードGのうちコー
ナ一部のボディ末端に位置する一辺のり一ド6A、、6
Bをその内側に位filするリード6C・・・よりも太
く構成し工あり、他の三辺のリードについても第6図に
図示のごとく同様にt#J成しである。
次に、M7図〜第9図に示す実施例について説明するに
、これらの実施例はそれぞれ第4図〜第6図に対応する
ものであるが、コーナ一部のリード4A、4I3,13
A、6Bやピン2A、2Bを第4図〜第6図に示すよう
に太(しないで、長くしてリードやピンの強度を増大さ
せである。
、これらの実施例はそれぞれ第4図〜第6図に対応する
ものであるが、コーナ一部のリード4A、4I3,13
A、6Bやピン2A、2Bを第4図〜第6図に示すよう
に太(しないで、長くしてリードやピンの強度を増大さ
せである。
本発明においてこのように各ボディコーナー部のリード
やピンの強度を強くする場合の太さや長さは、一般の半
導体装置の外部に配列されたリードやピンの太さや長さ
よりも太く、長<#M成すればよく、特に太さや長さ忙
制限はないが、1.2倍以上2倍以下とするのが好まし
い。一般に、リード長さはデュアル争イン・ラインプラ
スチックパッケージにあっては4m程度、フラットパッ
クタイププラスチックパッケージにあっては2.8 m
m程度、平均して20〜5.0 mm 8度であり、ま
た、太さは0.3μm位平均0.4μm位である。
やピンの強度を強くする場合の太さや長さは、一般の半
導体装置の外部に配列されたリードやピンの太さや長さ
よりも太く、長<#M成すればよく、特に太さや長さ忙
制限はないが、1.2倍以上2倍以下とするのが好まし
い。一般に、リード長さはデュアル争イン・ラインプラ
スチックパッケージにあっては4m程度、フラットパッ
クタイププラスチックパッケージにあっては2.8 m
m程度、平均して20〜5.0 mm 8度であり、ま
た、太さは0.3μm位平均0.4μm位である。
本発明においては外部に突出したリードやピンを除いて
他の構造については一般の半導体装置の構造を採用する
ことができる。
他の構造については一般の半導体装置の構造を採用する
ことができる。
110図にパッケージボディの内部構造を示したプラス
チックパッケージの一例を図示した。第10図にて、7
は半導体チップ、8はリードフレーム、9は外部リード
、10はリードフレームのタブ、11はボンディングワ
イヤ、12はモールド樹脂(4jJ4脂封止部)であり
、リードフレーム8のタブ10上に半導体チップ7を搭
載し、ボンディングワイヤ11で半導体チップ7とリー
ドフレーム8とを電気的に接続後、樹脂をモールドして
樹脂封止部(樹脂制止体)12を形成し、該封止部外部
に導出したリードを切断成形するなどして得ることがで
きる。
チックパッケージの一例を図示した。第10図にて、7
は半導体チップ、8はリードフレーム、9は外部リード
、10はリードフレームのタブ、11はボンディングワ
イヤ、12はモールド樹脂(4jJ4脂封止部)であり
、リードフレーム8のタブ10上に半導体チップ7を搭
載し、ボンディングワイヤ11で半導体チップ7とリー
ドフレーム8とを電気的に接続後、樹脂をモールドして
樹脂封止部(樹脂制止体)12を形成し、該封止部外部
に導出したリードを切断成形するなどして得ることがで
きる。
半導体チップ7は、例えばシリコン単結晶基板から成り
、周知の技術によってこのチップ内には多数の回路素子
が形成され、1つの回路機能が与えられ又いる。回路素
子の具体例は、例えばメモリや論理回路の回路機能が形
成されている。
、周知の技術によってこのチップ内には多数の回路素子
が形成され、1つの回路機能が与えられ又いる。回路素
子の具体例は、例えばメモリや論理回路の回路機能が形
成されている。
リードフレーム8は例えばコバール合金により構成され
る。
る。
ポンディングワイヤ11は例えばアルミニウム線により
構成される。
構成される。
モールド樹脂12には例えばエポキシ樹脂が使用され、
当該樹脂より成る樹脂封止体は例えば周知のト2ンファ
ーモールF法により形成することができる。
当該樹脂より成る樹脂封止体は例えば周知のト2ンファ
ーモールF法により形成することができる。
本発明によれば、各コーナ一部のリードやピンが太くま
たは長くなど強化されているので、コーナ一部のリード
やピンが実装基板の挿入孔に差し込んだりその取扱上白
ることかなく、コーナ一部内側のリードやピンもこれら
強化されたコーナ一部のリードやピンにより保護される
ことになるので、全体にいわゆるリード曲りがなく、特
に、内側のリードやピンがリード曲りから保葭すること
ができる。
たは長くなど強化されているので、コーナ一部のリード
やピンが実装基板の挿入孔に差し込んだりその取扱上白
ることかなく、コーナ一部内側のリードやピンもこれら
強化されたコーナ一部のリードやピンにより保護される
ことになるので、全体にいわゆるリード曲りがなく、特
に、内側のリードやピンがリード曲りから保葭すること
ができる。
リード曲りを対■することにより、リードを位置決めに
し工、P K G搬送プリント基板への装着を確実にさ
せることができる。
し工、P K G搬送プリント基板への装着を確実にさ
せることができる。
以上本発明者によってなされた発明を実施例罠もとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例では各コーナ部リードやピンを太く
または長くする例を示したが、太くかつ長くすることは
、より一層す−ド曲りを防止するのに有効である。
または長くする例を示したが、太くかつ長くすることは
、より一層す−ド曲りを防止するのに有効である。
また、前記実施例では各コーナ部リードやピンの全体を
太くまたは長く構成する例を示したが、一部を同様に構
成することも可能である。
太くまたは長く構成する例を示したが、一部を同様に構
成することも可能である。
例えばフラットパックパッケージについてはプリント基
板などの実装基板に端部な折曲げし半田付けして使用す
るが、半田付けする部分以外の部分を太く構成してもよ
い。
板などの実装基板に端部な折曲げし半田付けして使用す
るが、半田付けする部分以外の部分を太く構成してもよ
い。
本発明は前記実施例で示したパッケージの他、外部に突
出したリードやピンを有するパッケージについて同様に
適用することができ、電子部品に応用することもできる
。
出したリードやピンを有するパッケージについて同様に
適用することができ、電子部品に応用することもできる
。
第1図ジよ従来例のピングリット′アレイパッケージ側
面図。 第2図は従来例のデュアル・イン・ラインパッケージの
側面図、 第3図は従来例の7ラフトーパツクOパツケージの平面
図、 第4図は本発明を適用したピングツドアレイパッケージ
の側面図、 第5図は本発明を適用したデュアル・イン・2インパツ
ケージの側面図、 第6図は本発明を適用したフラットバックパッケージの
平面図。 第7図は本発明の他の実施例を示す側面図。 第8図は本発明の他の実施例を示す側面図、第9図は本
発明の他の実施例を示す平面図。 第10図はパッケージ構造の一例を示す断面図である。 1・・・基板(バクケージボディ)、2,2A〜2C・
・・ピン、3・・・樹脂封止部(パッケージボディ)、
4.4A〜4C・・・リード、5・・・樹脂封止部(パ
ッケージボディ)、6,6A〜6C・・・リード、7・
・・半導体チップ、8・・・リードフレーム、9・・・
外部リード、10・・・タブ、11・・・ポンディング
ワイヤ、12・・・モールド樹脂(a1脂封止部)。 代理人 弁理士 高 橋 明 夫 ・ 7、第
1 図 第 2 図 第 3 図 第 4 図 〆 ′1 、第5図 ! 第 7F71 第 S 図 第 10 図
面図。 第2図は従来例のデュアル・イン・ラインパッケージの
側面図、 第3図は従来例の7ラフトーパツクOパツケージの平面
図、 第4図は本発明を適用したピングツドアレイパッケージ
の側面図、 第5図は本発明を適用したデュアル・イン・2インパツ
ケージの側面図、 第6図は本発明を適用したフラットバックパッケージの
平面図。 第7図は本発明の他の実施例を示す側面図。 第8図は本発明の他の実施例を示す側面図、第9図は本
発明の他の実施例を示す平面図。 第10図はパッケージ構造の一例を示す断面図である。 1・・・基板(バクケージボディ)、2,2A〜2C・
・・ピン、3・・・樹脂封止部(パッケージボディ)、
4.4A〜4C・・・リード、5・・・樹脂封止部(パ
ッケージボディ)、6,6A〜6C・・・リード、7・
・・半導体チップ、8・・・リードフレーム、9・・・
外部リード、10・・・タブ、11・・・ポンディング
ワイヤ、12・・・モールド樹脂(a1脂封止部)。 代理人 弁理士 高 橋 明 夫 ・ 7、第
1 図 第 2 図 第 3 図 第 4 図 〆 ′1 、第5図 ! 第 7F71 第 S 図 第 10 図
Claims (1)
- 【特許請求の範囲】 1、半導体パッケージボディ外部に複数突出したリード
またはピンを有する半導体装置において、各ボディコー
ナー部リードまたはピンを他リードまたはピンよりも太
くあるいは長くあるいは太くかつ長くしたことを特徴と
するリードまたはピン曲りを防止した半導体装置。 2、特許請求の範囲第1項記載の半導体装置において、
ボディ末端に位置するリードまたはピンを、全体的また
は部分的に、他リードまたはピンよりも太くあるいは長
くあるいは太くかつ長くしたことを特徴とする、特許請
求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164962A JPS6143457A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164962A JPS6143457A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6143457A true JPS6143457A (ja) | 1986-03-03 |
Family
ID=15803175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59164962A Pending JPS6143457A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6143457A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01230264A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | Lsiパッケージ |
JPH0260257U (ja) * | 1988-10-26 | 1990-05-02 | ||
JPH0499849U (ja) * | 1991-02-07 | 1992-08-28 | ||
JPH05129501A (ja) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | Ic用パツケージ |
US5702549A (en) * | 1993-11-30 | 1997-12-30 | Sumitomo Rubber Industries, Ltd. | Tire including tire fabric and ply including tire fabric |
US20110146887A1 (en) * | 2009-12-21 | 2011-06-23 | Daniel Ray Downing | Tire ply and method of manufacture |
-
1984
- 1984-08-08 JP JP59164962A patent/JPS6143457A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01230264A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | Lsiパッケージ |
JPH0260257U (ja) * | 1988-10-26 | 1990-05-02 | ||
JPH0499849U (ja) * | 1991-02-07 | 1992-08-28 | ||
JPH05129501A (ja) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | Ic用パツケージ |
US5702549A (en) * | 1993-11-30 | 1997-12-30 | Sumitomo Rubber Industries, Ltd. | Tire including tire fabric and ply including tire fabric |
US20110146887A1 (en) * | 2009-12-21 | 2011-06-23 | Daniel Ray Downing | Tire ply and method of manufacture |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6476474B1 (en) | Dual-die package structure and method for fabricating the same | |
US6498391B1 (en) | Dual-chip integrated circuit package with unaligned chip arrangement and method of manufacturing the same | |
JPH07288309A (ja) | 半導体装置及びその製造方法並びに半導体モジュール | |
US6639308B1 (en) | Near chip size semiconductor package | |
US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
US4278991A (en) | IC Package with heat sink and minimal cross-sectional area | |
JPS6143457A (ja) | 半導体装置 | |
JP2771104B2 (ja) | 半導体装置用リードフレーム | |
JPS63296252A (ja) | 樹脂封止型半導体装置 | |
KR100314773B1 (ko) | 반도체 칩 패키지 및 이에 사용되는 리드프레임 | |
KR100280393B1 (ko) | 반도체 패키지 | |
JPH02143449A (ja) | 半導体封止容器 | |
KR200156932Y1 (ko) | 스택 모듈형 칩 사이즈 패키지 | |
JPS62249464A (ja) | 半導体パツケ−ジ | |
US6392288B1 (en) | Lead frame for assembly for thin small outline plastic encapsulated packages | |
JPH0254957A (ja) | 半導体装置およびその製造方法 | |
KR100537893B1 (ko) | 리드 프레임과 이를 이용한 적층 칩 패키지 | |
KR20080063995A (ko) | 리드 록킹을 강화시킬 수 있는 반도체 패키지 및 그제조방법 | |
KR100788340B1 (ko) | 반도체 패키지 | |
JPH04162656A (ja) | 半導体集積回路装置およびその実装構造 | |
TW580760B (en) | Flat MCM uBGA package | |
JPH0250438A (ja) | 半導体記憶装置 | |
KR100261572B1 (ko) | 반도체 칩 사이즈 볼 그리드 어레이 패키지 | |
JP3009440B2 (ja) | 半導体装置 | |
KR0147157B1 (ko) | 티형 고집적 반도체 패키지 |