JPS6142804B2

JPS6142804B2 -

Info

Publication number: JPS6142804B2
Application number: JP55014846A
Authority: JP
Inventors: Motoyasu Nishida
Original assignee: GURAFUTETSUKU KK
Current assignee: GURAFUTETSUKU KK
Priority date: 1980-02-12
Filing date: 1980-02-12
Publication date: 1986-09-24
Also published as: JPS56113481A

Description

【発明の詳細な説明】この発明は、アナログ信号をデイジタル信号に
変換しこのデイジタル信号によつてサーマルヘツ
ドアレイのうちの所望のサーマルヘツドを選択し
て感熱記録紙上に記録し、もとのアナログ信号の
波形を感熱記録紙上に描画するサーマルヘツドア
レイに関し、特にサーマルヘツドアレイ中の同一
サーマルヘツドに加熱電力が連続して加えられて
当該サーマルヘツドの温度上昇が過度になること
を防止する加熱制御装置に関するものである。

第１図はこのようなサーマルヘツドアレイの一
例を示すブロツク図で、１はアナログ信号の入力
端子、２は増幅器、３はアナログデイジタル変換
器（以下ADコンパータと称する）である。ADコ
ンパータ３においてCLKはクロツク入力端子で
P₁₅（後節で説明する）で示すサンプリング時点
で入力アナログ信号を８ビツトのデイジタル信号
に変換して出力する。この８ビツトを下位のビツ
トから順にａ，ｂ，…ｇ，ｈで表す。４は制御回
路、５はスイツチ素子群、６はサーマルヘツドア
レイで、図に示す例では抵抗体からなる256個の
サーマルヘツド（（6000），…（6255）で示す）の
配列から構成される。７は電源である。

第１図の紙面が感熱記録紙（図示せず）の面に
相当し、サーマルヘツドアレイ６は記録紙上に載
置されて運動することなく記録紙はサーマルヘツ
ドの配列に直角な方向に紙送りされる。２進８ビ
ツトのデイジタル信号ａ，…ｈをデコードすれば
０〜２５５（第１図に（4000），…（4255）で示
す）の256段階の信号を得、この信号によりスイ
ツチ素子群５を介して対応するサーマルヘツドを
加熱しその位置に記録することができる。各サン
プリング時点におけるアナログ信号の振幅はデイ
ジタル信号ａ，…ｈによつて０〜２５５の256段
階に表され、これが各サーマルヘツドの配列位置
によつて、もとのアナログ信号に比例する量とし
て記録されるので、サーマルヘツドアレイを静止
させたままで、１個のサーマルヘツドをサーマル
ヘツドアレイ６の配列方向にアナログ信号の振幅
に比例した量だけ駆動したと同様な記録を行うこ
とができる。この意味でこのようなサーマルヘツ
ドアレイによる記録装置をステーシヨナリ、サー
マルヘツド、レコーダ（stationary thermal
head recorder）ともいう。

ステーシヨナリ、サーマルヘツド、レコーダは
定速の紙送り以外可動部分がないので高速で変化
する現象の記録に適しているが、サーマルヘツド
の温度時定数が大きいという短所がある。制御信
号入力に速応して記録が行われるようにするため
には信号入力時に充分大きな加熱電力を加えてサ
ーマルヘツドの温度を急速に上昇せねばならぬ
が、そうすると制御信号が連続して入力された場
合サーマルヘツドの温度が過度に上昇する。この
ような過度の温度上昇を避けるため、従来はたと
えば奇数番ヘツドと偶数番ヘツドとに分け、時分
割的に、奇数番ヘツドにより記録すると次は奇数
番ヘツドに電力を加えることなく偶数番ヘツドに
より記録するというように同一のヘツドに連続し
て加熱電力が入力されないように設計した。した
がつて時分割された分割数に比例して記録に必要
な時間が綜合的に大きくなるという欠点があつ
た。

この発明は従来の装置における上述の欠点を除
去することを目的とするもので、記録に必要な時
間を増大することなく同一サーマルヘツドが連続
して加熱されることがないような制御装置を提供
しようとするものである。以下図面についてこの
発明の実施例を説明する。

この発明による装置の綜合的な構成の一例は第
１図のブロツク図によつて示すことができ、その
場合制御回路４がこの発明の制御装置となり、
（4000）〜（4255）の256個の出力はこの発明では
それぞれ16個の出力線を有する直列入力並列出力
の制御用シフトレジスタ（後節で説明する）16個
から出力される。

第２図はこの発明の装置に用いられる各種のタ
イミングの一例を示すタイミング図で、同図ａは
クロツクパルスP₀を示しそのクロツク周期はt₀で
ある。同図ｂ，ｃ，ｄはいずれもサンプリング周
期Ｔ_Sのパルスを示しＴ_S＝16t₀であるが、ｂ，
ｃ，ｄに示すパルスはそれぞれ発生位相が異な
り、P₁₆，P₁₅，P₁₄で表す。同図ｅは同図ｂのP₁₆
パルスを時間的に縮尺して示し、同図ｆはデータ
更新周期Ｔ_Nを示し図に示す例ではＴ_N＝8T_Nであ
り、データ更新周期Ｔ_Nの最終のサンプリング周
期はデータ転送期間として用いられ、第２図ｆの
矩形波部分でｇ１１３―１２８の記号で示す。ｇ
１１３―１２８は１個のデータ更新周期Ｔ_Nに含
まれるP₀パルス128本中第113本目以後のパルスに
相当するゲート波形であることを意味する。第２
図ｇは同図ｆを時間的に縮尺して示し、同図ｈは
第一次の遅延時間Ｔ_D1、同図ｉは第二次の遅延時
間Ｔ_D2を示す。図に示す例ではＴ_D1＝4T_N，Ｔ_D2
＝Ｔ_Nである。

第２図に示すパルス波形、ゲート波形等の用い
られている回路については順次説明するが、一つ
の数値例を示せばＴ_D1＝1024μｓ（マイクロ
秒）、Ｔ_N＝256μｓ，Ｔ_S＝32μｓ，t₀＝２μｓで
ある。P₀パルスから出発して第２図に示す各波形
を発生することは容易であるので、このような波
形の発生回路の説明は省略する。第１図に示す
ADコンパータ３はP₁₅パルスの時点でデイジタル
信号ａ，…ｈを出力し制御回路４に入力する。

第３図及び第４図はこの発明の一実施例を示す
ブロツク図で、第１図及び第２図と同一符号は同
一部分を示し、１０，２０はそれぞれ直列入力直
列出力のシフトレジスタ８回路の集合を示し、シ
フトレジスタ１０は32ビツト、シフトレジスタ２
０は８ビツトのシフトレジスタである。Ｔ_S＝32
μｓのサンプリング周期でシフトレジスタ１０の
入力端に入力されるデータは、後節で説明するよ
うな方法によつてデータ更新周期Ｔ_N＝8T_S＝256
μｓの間制御回路４内に保持されていて、スイツ
チ素子群５を介し、保持されたデータに対応する
サーマルヘツドの発熱を制御する。データ更新周
期中データを保持するのはサーマルヘツドの加熱
には一定の時間を必要とし、一つのサンプリング
点のデータによつて一本のサーマルヘツドを加熱
し、この加熱が完了した後に次のサンプリング点
のデータによつて次のサーマルヘツドの加熱を開
始したのではサンプリング周期を大きくしなけれ
ばならず、これを避けるために複数のサンプリン
グ点での複数のデータを保持して、保持したすべ
てのデータに対応する複数のサーマルヘツドを同
時に加熱するのである。

他方、同一サーマルヘツドの連続加熱を避ける
ため、シフトレジスタ１０の出力点に存在るデイ
ジタル号と同一のデイジタル信号がシフトレジス
タ１０の入力点に到来したときはこの信号は保持
されないように制御回路で消去する。但し、この
ような消去によつてサーマルヘツドの連続加熱を
避けるべき時間はＴ_N＝8T_Sの時間となるよう全
体のシステムが設計されているので、シフトレジ
スタ２０の入力点とシフトレジスタ２０の出力点
のデイジタル信号が同一信号となつたときは上述
の消去動作を無効にし、シフトレジスタ１０の入
力点のデイジタル信号を保持するように制御す
る。

ところで、８ビツトのデイジタル信号をデコー
ドして256種類の信号として、これを保持した
り、消去したりするには多量の回路素子が必要と
なるので、この発明では、後節で説明するとお
り、16ビツトのシフトレジスタ16個によつて信号
の保持及び消去の動作を実行する。１１，２１，
３１はそれぞれ４ビツトのプリセツト可能のカウ
ンタでＤはその入力端子、Ｑはその出力端子、Ｌ
はロード信号入力端子である。１２，２２，３２
はそれぞれデコーダで、それぞれ１００〜１１
５，２００〜２１５，３００〜３１５で示す出力
端子を備え、Ｓはチツプイネーブル（chip
enable）信号の入力端子である。

第４図において５００〜５１５（このうち５０
０，５０１，５１５以外は図面に省略する。以下
同じ。）、６００〜６１５はそれぞれ直列入力直列
出力のシフトレジスタ、７００〜７１５は直列入
力並列出力の（直列出力端子をも備えているとす
る。）制御用シフトレジスタ、５０はアンドゲー
ト、５６０〜５７５，６２０〜６３５，７２０〜
７３５はそれぞれアンドゲート、５４０〜５５
５，６４０〜６５５はそれぞれオアゲートであ
る。これらのシフトレジスタの直列入力端子は
Ｄ、直列出力端子はＱ、クロツク入力端子は
CLKで示す。

カウンタ１１とデコーダ１２とは８ビツトのデ
イジタル信号を入力して、256個の出力導線のう
ち入力デイジタル信号によつて定められるいずれ
かの導線だけに論理「１」の信号を出力するデコ
ーダに代るもので、８ビツト入力のデコーダより
も遥かに簡単な回路構成となり、かつ後節で説明
するとおり、後処理に適した形で出力信号が得ら
れる。カウンタ２１、デコーダ２２の組合せ及び
カウンタ３１、デコーダ３２の組合せも同様であ
る。ADコンバータ３（一般的には信号源）から
のデイジタル信号ａ，…ｈのうち下位４ビツト
ａ，…ｄはP₁₆パルスの時点でカウンタ１１にプ
リセツトされ、上位４ビツトｅ，…ｈはデコーダ
１２に入力して導線１００〜１１５の16個の導線
のうちいずれかの導線を選択する。カウンタ１１
にはP₀パルスが連続入力されているのでP₁₆パル
スの時点からプリセツトされた４ビツトによつて
定められるタイミングで端子Ｑからパルスを出力
しそのパルスによつてデコーダ１２の信号の出力
を可能にする。すなわち１１と１２でデイジタル
信号ａ，…ｈの上位４ビツトにより信号の出力線
を決定し下位４ビツトにより信号出力のタイミン
グを決定するデコーダ回路を構成している。２
１，２２および３１，３２も同様なデコーダ回路
を構成する。シフトレジスタ１０では32T_S＝
4T_N＝Ｔ_D1（第２図参照）だけ入力信号を遅延さ
せて出力し、シフトレジスタ２０では更に8T_S＝
Ｔ_N＝Ｔ_D2だけ入力信号を遅延させて出力する。
デコーダ回路２１，２２はシフトレジスタ１０の
出力をデコードし、デコーダ回路３１，３２はシ
フトレジスタ２０の出力をデコードする。

入力信号を遅延して出力する回路はシフトレジ
スタに限定されないので、上述の実施例でＴ_D1の
遅延を与える回路を一般的に第一次の遅延回路と
称し、Ｔ_D2の遅延を与える回路を一般的に第二次
の遅延回路ということにする。

またこの明細書ではデコーダ回路２１，２２を
第一次遅延信号用デコーダ回路、デコーダ回路３
１，３２を第二次遅延信号用デコーダ回路と称
し、これに対してデコーダ回路１１，１２を信号
源信号用デコーダ回路と称することにする。

また、この明細書ではシフトレジスタ６００〜
６１５をデータ入力用シフトレジスタ、シフトレ
ジスタ５００〜５１５を阻止用シフトレジスタと
称し、そろぞれデコーダ１２の信号出力の導線に
対応して設けられるが、以下導線１００に対応す
るシフトレジスタ５００，６００，７００の組に
ついて説明する。他の組の動作も同様である。

導線１００の出力はオアゲート６４０を介して
シフトレジスタ６００に入力される。但しｇ１１
３―１２８の期間はアンドゲート６２０により入
力が阻止されシフトレジスタ６００はクリアされ
る。シフトレジスタ６００はP₀パルスによりクロ
ツクされ16ビツトのシフトレジスタであるので入
力端子Ｄの信号は１サンプリング周期Ｔ_Sだけ遅
延して出力端子Ｑに出力されオアゲート６４０を
介して再び入力されシフトレジスタ６００内を循
環して保持される。

シフトレジスタ５００の動作もシフトレジスタ
６００の動作と類似し導線２００の出力がオアゲ
ート５４０、アンドゲート５６０、を介して入力
されてシフトレジスタ５００内を循環して保持さ
れる。

すなわち、第２図ｆに示すようにデータ更新周
期Ｔ_Nのうちデータ転送期間ｇ１１３―１２８を
除く期間は各サンプリング周期における導線１０
０上の信号の論理和がシフトレジスタ６００に記
憶され、上記各サンプリング周期における導線２
００上の信号の論理和がシフトレジスタ５００に
記憶されている。データ転送期間ｇ１１３―１２
８ではシフトレジスタ６００の入力を阻止してこ
れをクリアしながら、オアゲート６４０の出力を
アンドゲート７２０を経てシフトレジスタ７００
に入力しその中に配列する。オアゲート６４０に
はシフトレジスタ７００の直列出力端子Ｑからの
信号も入力されているので、一たんシフトレジス
タ７００に入力された信号はアンドゲート５６０
の出力によりアンドゲート７２０において消去さ
れるまではシフトレジスタ７００内で循環して保
持される。シフトレジスタ７００はアンドゲート
５０を経てｇ１１３―１２８の期間だけそのクロ
ツク入力端子CLKはP₀パルスが入力されてシフ
トされるが、データ転送期間ｇ１１３―１２８の
終末から次のデータ転送期間の開始までは同一の
データを保持しスイツチ素子群５を介してサーマ
ルヘツドアレイ６を制御する。

上述のデータ転送期間においてアンドゲート５
６０の出力信号はアンドゲート７２０を制御して
シフトレジスタ７００への入力を阻止し同一サー
マルヘツドが連続加熱されるような制御出力信号
をシフトレジスタ７００の並列出力信号中から除
去する。但しオアゲート５４０の出力信号と出力
線３００の出力信号が同時に論理「１」」である
ことは、対応サーマルヘツドの加熱を阻止して以
来既にＴ_D2の時間が経過して再度加熱しても過度
な温度上昇をするおそれがなくなつたことを意味
するので、この場合はアンドゲート５６０により
オアゲート５４０の出力を阻止しオアゲート６４
０の出力信号がアンドゲート７２０を経てそのま
まシフトレジスタ７００に入力できるようにす
る。なおこの明細書ではアンドゲート５６０〜５
７５の出力信号を阻止用シフトレジスタ５００〜
５１５の入力信号と称している。すなわち阻止用
シフトレジスタの入力信号が論理「１」であるこ
とは、現在時点より（Ｔ_D1）〜（Ｔ_D1＋Ｔ_D2）時
間前に対応サーマルヘツドに加熱がなされたこと
を意味するので、その時点でオアゲート６４０の
出力信号が論理「１」であつてもアンドゲート７
２０によりこれを阻止する。

以上の説明から明らかなようにこの発明によれ
ば感熱記録に必要な時間を増大することなく同一
サーマルヘツドに連続して加熱制御信号が加えら
れることを確実に防止することができる。

なお以上の説明ではサーマルヘツドアレイを構
成するサーマルヘツドの総数、制御用シフトレジ
スタの総数、第一次及び第二次の遅延回路におけ
る遅延量、データ更新周期とサンプリング周期及
びサンプリング周期とクロツク周期の関係等につ
いて特定の数値例を用いたが、この発明がこのよ
うな数値例に限定されるものでないことは申すま
でもない。

【図面の簡単な説明】

第１図はこの発明の綜合的な構成の一例を示す
ブロツク図、第２図はこの発明の装置に用いられ
る各種のタイミングの一例を示すタイミング図、
第３図及び第４図はこの発明の一実施例を示すブ
ロツク図である。３…ADコンパータ、４…制御回路、５…スイ
ツチ素子群、６…サーマルヘツドアレイ、１０…
第一次の遅延回路、２０…第二次の遅延回路、１
１，２１，３１…カウンタ、１２，２２，３２…
デコーダ、５００〜５１５…阻止用シフトレジス
タ、６００〜６１５…データ入力用シフトレジス
タ、７００〜７１５…制御用シフトレジスタ。

Claims

【特許請求の範囲】

１所定のサンプリング周期でデイジタル信号を
出力する信号源、上記サンプリング周期の所定複
数個の周期をデータ更新周期とするとき上記信号
源の出力を入力信号として上記データ更新周期の
所定整数倍だけ入力信号を遅延して出力する第一
次の遅延回路、この第一次の遅延回路に縦続され
上記データ更新周期の所定整数倍だけ入力信号を
遅延して出力する第二次の遅延回路、上記信号源
の出力信号、上記第一次の遅延回路の出力信号及
び上記第二次の遅延回路の出力信号をそれぞれ入
力し入力信号の上位ビツトにより信号の出力線を
決定し下位ビツトにより上記サンプリング周期内
における上記信号の出力タイミングを決定する信
号源信号用デコーダ回路第一次遅延信号用デコー
ダ回路及び第二次遅延信号用デコーダ回路、上記
信号源信号用デコーダ回路の各出力線にそれぞれ
対応して設けられ入力信号を上記サンプリング周
期だけ遅延して出力するデータ入力用シフトレジ
スタ及び阻止用シフトレジスタ、上記各データ入
力用シフトレジスタにそれぞれ対応して設けられ
上記データ入力用シフトレジスタと同一のビツト
数を有しかつ並列出力端子を備えた制御用シフト
レジスタ、上記各データ入力用シフトレジスタの
直列出力信号と対応する制御用シフトレジスタの
直列出力信号と上記信号源信号用デコーダ回路の
対応出力線上の信号との論理和を当該データ入力
用シフトレジスタの入力信号とする手段、上記各
阻止用シフトレジスタの直列出力信号と上記第一
次遅延信号用デコーダ回路の対応出力線上の信号
との論理和のうち上記第二次遅延信号用デコーダ
回路の対応出力線上の信号により阻止されない信
号を当該阻止用シフトレジスタの入力信号とする
手段、上記データ更新周期中の最終のサンプリン
グ周期においてすべてのデータ入力用シフトレジ
スタへの入力を阻止し各データ入力用シフトレジ
スタの上記入力信号をそれぞれ対応する制御用シ
フトレジスタに入力する手段、各阻止用シフトレ
ジスタの入力信号によりそれぞれ対応する制御用
シフトレジスタへの入力を阻止する手段を備えた
ことを特徴とするサーマルヘツドアレイの加熱制
御装置。