JPS6140605A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS6140605A JPS6140605A JP16021684A JP16021684A JPS6140605A JP S6140605 A JPS6140605 A JP S6140605A JP 16021684 A JP16021684 A JP 16021684A JP 16021684 A JP16021684 A JP 16021684A JP S6140605 A JPS6140605 A JP S6140605A
- Authority
- JP
- Japan
- Prior art keywords
- flag
- address
- program
- stored
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/25—Pc structure of the system
- G05B2219/25382—Skip sequences
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明ハブａグラマプルコントローラに関し、詳しくは
７ｏグラムの実行速度を向上させ７’Ｃ７０グラマプル
コントローラに関する。
７ｏグラムの実行速度を向上させ７’Ｃ７０グラマプル
コントローラに関する。
プログラマブルコントローラは各制御単位における各機
器の動作および各制御単位の進む順序を予めプログラム
に組んでおき、該プログラムの実行により逐次その制御
段階を進めて行くものであるＯ 第２図はかかるプログラマブルコントローラの１０グラ
ムの一例を示したものである。このプログラムはアドレ
スＤ番地の８ＴＥＰ命令からアドレス４審地のＪＭＰ命
令、５番地の５ＴＥＰ命令から３２２番地ＪＭＰ命令、
・・・、５９９番地５ＴＥＰ命令から１００番地のＥＮ
Ｄ命令１での５つの制御単位に分かれた、いわゆるステ
ップ式になっており、各制御単位毎にその動作・非動、
作状−を示すフラグ（図示せず）が設けられている。な
お、各５ＴＥＰ命令はオペランドとしてそれぞれステッ
プ番号１．３．１０．１３．および２０が記憶されてお
り、また各ＪＭＰ命令はオペランドとしてそれぞれ該Ｊ
ＭＰ命令の次に実行すべき制御単位のステップ番号１０
．２０．１３．およびろが記憶されている。
器の動作および各制御単位の進む順序を予めプログラム
に組んでおき、該プログラムの実行により逐次その制御
段階を進めて行くものであるＯ 第２図はかかるプログラマブルコントローラの１０グラ
ムの一例を示したものである。このプログラムはアドレ
スＤ番地の８ＴＥＰ命令からアドレス４審地のＪＭＰ命
令、５番地の５ＴＥＰ命令から３２２番地ＪＭＰ命令、
・・・、５９９番地５ＴＥＰ命令から１００番地のＥＮ
Ｄ命令１での５つの制御単位に分かれた、いわゆるステ
ップ式になっており、各制御単位毎にその動作・非動、
作状−を示すフラグ（図示せず）が設けられている。な
お、各５ＴＥＰ命令はオペランドとしてそれぞれステッ
プ番号１．３．１０．１３．および２０が記憶されてお
り、また各ＪＭＰ命令はオペランドとしてそれぞれ該Ｊ
ＭＰ命令の次に実行すべき制御単位のステップ番号１０
．２０．１３．およびろが記憶されている。
ところで、従来のプログラマブルコントローラは第２図
の１０グラムを実行する場合、以下のようにして行なっ
ていた。
の１０グラムを実行する場合、以下のようにして行なっ
ていた。
まず、プログラムコントローラの初期状態としてステッ
プ番号１に対応するフラグを動作状態すなわちオン、ス
テップ番号１を除く他のステップに対応するフラグを非
動作状態すなわちオフにし、プログラマブルコントロー
ラはステップ番号１のフラグが動作状態であるからステ
ップ番号１の各命令を１命令ずつ読み出し、解釈し、実
行するＯそして、４番地のＪＭＰ命令を読み出し、解釈
すると、ステップ番号１の７ラグをオフにするとともに
ステップ番号１０次に実行すべきステップ番号１０のフ
ラグをオンにする。
プ番号１に対応するフラグを動作状態すなわちオン、ス
テップ番号１を除く他のステップに対応するフラグを非
動作状態すなわちオフにし、プログラマブルコントロー
ラはステップ番号１のフラグが動作状態であるからステ
ップ番号１の各命令を１命令ずつ読み出し、解釈し、実
行するＯそして、４番地のＪＭＰ命令を読み出し、解釈
すると、ステップ番号１の７ラグをオフにするとともに
ステップ番号１０次に実行すべきステップ番号１０のフ
ラグをオンにする。
次いで、プログラマブルコントローラはステップ番号６
の命令を順次読み出すが、上記フラグをオンにしたステ
ップ番号１０の命令を読み出すまで、命令の実行を行な
わない。このように、従来のプログラマブルコントロー
ラはフラグがオフになっているステップ番号の各命令を
読み出すＬうになっているので、プログラム全体の実行
速度が遅くなってしまうという問題があつｆＣ。
の命令を順次読み出すが、上記フラグをオンにしたステ
ップ番号１０の命令を読み出すまで、命令の実行を行な
わない。このように、従来のプログラマブルコントロー
ラはフラグがオフになっているステップ番号の各命令を
読み出すＬうになっているので、プログラム全体の実行
速度が遅くなってしまうという問題があつｆＣ。
本発明は上記問題点を解決するためになされたもので、
プログラムの実行処理時間を速くし得るプログラマブル
コントローラを提供することを目的とする。
プログラムの実行処理時間を速くし得るプログラマブル
コントローラを提供することを目的とする。
［ＲＩＨＯ＠！！］ 、＋
そこで本発明では、プログラム記憶部のプログラムの全
てのステップ番号および該ステップ番号が記憶されたア
ドレスをステップアドレス記憶部に記憶し、″！１７？
ニステップ番号に対応してフラグを設定し、該設定した
フラグをステップフラグ記憶部に記憶しておき、一命令
ずつの読み出し、解釈、実行に従ってステップフラグ記
憶部の１つのステップ番号に対応するフラグをオンまた
はオフし、ステップアドレス記憶部の記憶内容に基づい
てオンにしたフラグに対応するステップ番号を選択し、
該選択したステップ番号に含まれる命令に対してのみ命
令の読み出し、解除、実行を行なうようにしたものであ
る。
そこで本発明では、プログラム記憶部のプログラムの全
てのステップ番号および該ステップ番号が記憶されたア
ドレスをステップアドレス記憶部に記憶し、″！１７？
ニステップ番号に対応してフラグを設定し、該設定した
フラグをステップフラグ記憶部に記憶しておき、一命令
ずつの読み出し、解釈、実行に従ってステップフラグ記
憶部の１つのステップ番号に対応するフラグをオンまた
はオフし、ステップアドレス記憶部の記憶内容に基づい
てオンにしたフラグに対応するステップ番号を選択し、
該選択したステップ番号に含まれる命令に対してのみ命
令の読み出し、解除、実行を行なうようにしたものであ
る。
以下、本発明の実施例を添付図面を参照して詳細に説明
する。
する。
第１図は本発明に係るプログラマブルコントローラのブ
ロック構成図である。第１図において、符号１はマイク
ロ１ロセッサ々どで構成これる制御部、符号２は第２図
に示したプログラムが記憶されているプログラム記憶部
、符号３は制御部１が読み出しし解釈、および実行すべ
きプログラム記憶部２のプログラムのアドレスを示すグ
ログラムカウンタ、符号４け予め制御部１がプログラム
記憶部２０１０グラムを順次読み出して献プログラムの
５ＴＥＰ命令を検索し、５ＴＥＰ命令のスナップ番号お
よび該５ＴＥＰ命令に対応するプログラムカウンタ３の
値、す々わち５ＴＥＰ命令の記憶されているアドレスを
第３図に示すように０番地から順次書き込んでおくステ
ップアドレス記憶部、符号５は上述したように制御部１
がステップアドレス記憶部４にステップ番号およびアド
レスを書き込むときに１およびステップ番号およびアド
レスを読み出すときに、該ステップ番号およびアドレス
が記憶されているアドレスを示すステップアドレスカウ
ンタである。また、符号６はプログラム記憶部２のプロ
グラムの各制御単位毎に設けられ、各制御単位の動作・
非動作を示すフラグを記憶しておくステップフラグ記憶
部、符号７は制御部１がステップフラグ記憶部６のフラ
グを読み出すときに１またはフラグ・を書き換えるとき
に各フラグが記憶されているアドレスを示すステップフ
ラグカウンタである。また、符号・８“は入出力信号か
らプログラムで指定されたアドレスの入力または出力を
選択して出力結果をラッチし、また入力結果を取り込む
入出力部である。
ロック構成図である。第１図において、符号１はマイク
ロ１ロセッサ々どで構成これる制御部、符号２は第２図
に示したプログラムが記憶されているプログラム記憶部
、符号３は制御部１が読み出しし解釈、および実行すべ
きプログラム記憶部２のプログラムのアドレスを示すグ
ログラムカウンタ、符号４け予め制御部１がプログラム
記憶部２０１０グラムを順次読み出して献プログラムの
５ＴＥＰ命令を検索し、５ＴＥＰ命令のスナップ番号お
よび該５ＴＥＰ命令に対応するプログラムカウンタ３の
値、す々わち５ＴＥＰ命令の記憶されているアドレスを
第３図に示すように０番地から順次書き込んでおくステ
ップアドレス記憶部、符号５は上述したように制御部１
がステップアドレス記憶部４にステップ番号およびアド
レスを書き込むときに１およびステップ番号およびアド
レスを読み出すときに、該ステップ番号およびアドレス
が記憶されているアドレスを示すステップアドレスカウ
ンタである。また、符号６はプログラム記憶部２のプロ
グラムの各制御単位毎に設けられ、各制御単位の動作・
非動作を示すフラグを記憶しておくステップフラグ記憶
部、符号７は制御部１がステップフラグ記憶部６のフラ
グを読み出すときに１またはフラグ・を書き換えるとき
に各フラグが記憶されているアドレスを示すステップフ
ラグカウンタである。また、符号・８“は入出力信号か
らプログラムで指定されたアドレスの入力または出力を
選択して出力結果をラッチし、また入力結果を取り込む
入出力部である。
次に、本発明に係るプログラマブルコントローラの全体
的動作について、第４図に示したフローチャートを参照
して説明する。
的動作について、第４図に示したフローチャートを参照
して説明する。
なお、プログラム記憶部２に記憶これたプログラムの５
ＴＥＰ命令のステップ番号はアドレスが大きくなるのに
したがって大きくなるものとする。
ＴＥＰ命令のステップ番号はアドレスが大きくなるのに
したがって大きくなるものとする。
（１）ステップ １００
制御部１は動作状態になるとプログラムカウンタ６を０
から１００まで順次走査することによりプログラム記憶
部２のプログラムを１命令ずつ読み出し、該プログラム
中の５ＴＥＰ命令を検索し、Ｓ Ｔ Ｅ ｐ命令のステ
ップ番号および該ステップ番号が記憶されてφるアドレ
スをステップアドレス記憶部４に書き込む（第３図参照
）。
から１００まで順次走査することによりプログラム記憶
部２のプログラムを１命令ずつ読み出し、該プログラム
中の５ＴＥＰ命令を検索し、Ｓ Ｔ Ｅ ｐ命令のステ
ップ番号および該ステップ番号が記憶されてφるアドレ
スをステップアドレス記憶部４に書き込む（第３図参照
）。
（２）ステップ １０１ 乃至 １０２制御部１はステ
ップアドレスカウンタ５に０をセットしくステップ１０
１）、該ステップアドレスカウンタ５が示すアドレスに
記憶されて−るステップ番号およびアドレスをそれぞれ
ステップ７（３）ステップ １０３ 乃至 １０６制御
部１はプログラムカウンタ３が示すアドレスに記憶され
ている命令を読み出しくステップ１０３Ｌ該読み出した
命令がＪＭＰ命令であるか否かを判断する（ステップ１
０４）。そして、読み出した命令がＪＭＰ命令以外の命
令のときは該命令を解釈し、実行しくステップ１０５）
、プログラムカウンタ６を１だけインクリメントしくス
テップ１０６）、さらに前記ステップ１０３に進む０ま
＊、ＪＭＰ命令のときはステップ１０７に進む。
ップアドレスカウンタ５に０をセットしくステップ１０
１）、該ステップアドレスカウンタ５が示すアドレスに
記憶されて−るステップ番号およびアドレスをそれぞれ
ステップ７（３）ステップ １０３ 乃至 １０６制御
部１はプログラムカウンタ３が示すアドレスに記憶され
ている命令を読み出しくステップ１０３Ｌ該読み出した
命令がＪＭＰ命令であるか否かを判断する（ステップ１
０４）。そして、読み出した命令がＪＭＰ命令以外の命
令のときは該命令を解釈し、実行しくステップ１０５）
、プログラムカウンタ６を１だけインクリメントしくス
テップ１０６）、さらに前記ステップ１０３に進む０ま
＊、ＪＭＰ命令のときはステップ１０７に進む。
（４）ステップ １０７ 乃至 １０８制御部１はステ
ップ７ラグカウンタ７（ステップ番号がセットされてい
る）に対応するフラグをオフにしくステップ１０７）、
読み出しＪＭＰ命令のステップ番号に対応するフラグを
オンにする（ステップ１０８）。
ップ７ラグカウンタ７（ステップ番号がセットされてい
る）に対応するフラグをオフにしくステップ１０７）、
読み出しＪＭＰ命令のステップ番号に対応するフラグを
オンにする（ステップ１０８）。
（５） ステップ １０９ 乃至 １１０制御部１は
ステップアドレスカウンタ５を１だけインクリメントし
、（ステップ１０９）、新らたなステップアドレスカウ
ンタ５が示すアドレスに記憶されているステップ番号お
よびアドレスをそれぞれステップフラグカウンタ７およ
びプログラムカウンタ６にセットする（ステップ１１０
）０（６）ステップ １１１ 制御部１はステップフラグカウンタ７に対応するフラグ
がオフであるかオンであるかを判断し、オフのときは前
記ステップ１０９に道み、オンのときは前記名テップ１
０３に進む。ここで、ステップ１０笑行後はステップ１
０に対応するフラグがオンになっている。シタがって、
ステップアドレスカウンタ５はステップ番号が１０にな
るまでインクリメントされるときに、グログラムカウン
タ３は３３がセットされ、プログラム記憶部２の１０グ
ラムは５番地から３２番地までの命令が読み出されない
ことＫなる。
ステップアドレスカウンタ５を１だけインクリメントし
、（ステップ１０９）、新らたなステップアドレスカウ
ンタ５が示すアドレスに記憶されているステップ番号お
よびアドレスをそれぞれステップフラグカウンタ７およ
びプログラムカウンタ６にセットする（ステップ１１０
）０（６）ステップ １１１ 制御部１はステップフラグカウンタ７に対応するフラグ
がオフであるかオンであるかを判断し、オフのときは前
記ステップ１０９に道み、オンのときは前記名テップ１
０３に進む。ここで、ステップ１０笑行後はステップ１
０に対応するフラグがオンになっている。シタがって、
ステップアドレスカウンタ５はステップ番号が１０にな
るまでインクリメントされるときに、グログラムカウン
タ３は３３がセットされ、プログラム記憶部２の１０グ
ラムは５番地から３２番地までの命令が読み出されない
ことＫなる。
以上説明したように本発明によれば、命令の読み出し、
解釈、実行に従って、１つのステップ番号に対応するフ
ラグをオン１２はオフにし、ステップアドレス記憶部に
記憶したステップ番号およてオンＫＩ、ｆＣフラグに対
応するステップを選択し、び該ステップ番号が記憶され
たアドレスに基づい該選択したステップに含まれた命令
に対してのみ読み出し、解釈、実行を行ない、フラグを
オフにしたステップに含まれる命令の読み出しを行なわ
ｋいので、プログラマブルコントローラの実行速度が格
段に向上する。
解釈、実行に従って、１つのステップ番号に対応するフ
ラグをオン１２はオフにし、ステップアドレス記憶部に
記憶したステップ番号およてオンＫＩ、ｆＣフラグに対
応するステップを選択し、び該ステップ番号が記憶され
たアドレスに基づい該選択したステップに含まれた命令
に対してのみ読み出し、解釈、実行を行ない、フラグを
オフにしたステップに含まれる命令の読み出しを行なわ
ｋいので、プログラマブルコントローラの実行速度が格
段に向上する。
例えば、プログラム全体の命令数をＮ１１ステツプ中の
命令数をｎとすると、本発明に係るプログラマブルコン
トローラの実行速度は従来のものに較べてＮ／１以下に
なる。
命令数をｎとすると、本発明に係るプログラマブルコン
トローラの実行速度は従来のものに較べてＮ／１以下に
なる。
第１図は本発明に係るプログラマブルコントロ 一
うのブロック構成図、第２図は第１図に示したプログラ
マブルコントローラのプログラム記憶部２に記憶でれた
プログラムの一例を示す図、第３図は第１図に示したプ
ログラマブルコントローラのステップアドレス記憶部４
に記憶されたステップ番号およびアドレスを示す図、第
４図は本発明に係るプログラマブルコントローラの動作
を示すフローチャートである。 １・・・制御部、２・・・プログラム記憶部、３・・・
プログラムカウンタ、４・・・ステップアドレス記憶部
、５・・・ステップアドレスカウンタ、６・・・ステッ
プフラグ記憶部、７・・・ステップ７ラグカウンタ。 代理人 弁理士 木 村 三 朗 第 １ 図 −′２９− １、事件の表示 脣願昭５９二１６０２１６号 ２、発明の名称 プログラマブルコントローラ ３、補正をする者 事件との関係 特 許 出願人 名 称 ４、、、尤洋電子工業株式会社 ４、代理人 ５、会、補正の対象 明細書の「発明の詳細な説明」の欄 ６、学、補正の内容 （１） 明細書第３頁第１６行の「プログラムコント
トローラ」ヲ、「プログラマブルコントローラ」に訂正
する。 （２）明細書第４頁第５行の「読み出すが、」を、「読
み出し、」に訂正する。 （３） 明細書第４頁第９行の「各命令を読み出す」
を、「各命令をも順次読み出す」に訂正する。 （４） 明細書第５頁第９行の「解除、」を、「解釈
、」に訂正する〇 （５）明細書第６頁第１０行の「およびステップ番号」
を、「あるいはステップ番号」に訂正する。 （６） 明細書第７頁第７行の「なお、プログラム記
憶部２・・・」から第７頁第９行の「・・・大きくなる
ものとする。」までを削除する。
うのブロック構成図、第２図は第１図に示したプログラ
マブルコントローラのプログラム記憶部２に記憶でれた
プログラムの一例を示す図、第３図は第１図に示したプ
ログラマブルコントローラのステップアドレス記憶部４
に記憶されたステップ番号およびアドレスを示す図、第
４図は本発明に係るプログラマブルコントローラの動作
を示すフローチャートである。 １・・・制御部、２・・・プログラム記憶部、３・・・
プログラムカウンタ、４・・・ステップアドレス記憶部
、５・・・ステップアドレスカウンタ、６・・・ステッ
プフラグ記憶部、７・・・ステップ７ラグカウンタ。 代理人 弁理士 木 村 三 朗 第 １ 図 −′２９− １、事件の表示 脣願昭５９二１６０２１６号 ２、発明の名称 プログラマブルコントローラ ３、補正をする者 事件との関係 特 許 出願人 名 称 ４、、、尤洋電子工業株式会社 ４、代理人 ５、会、補正の対象 明細書の「発明の詳細な説明」の欄 ６、学、補正の内容 （１） 明細書第３頁第１６行の「プログラムコント
トローラ」ヲ、「プログラマブルコントローラ」に訂正
する。 （２）明細書第４頁第５行の「読み出すが、」を、「読
み出し、」に訂正する。 （３） 明細書第４頁第９行の「各命令を読み出す」
を、「各命令をも順次読み出す」に訂正する。 （４） 明細書第５頁第９行の「解除、」を、「解釈
、」に訂正する〇 （５）明細書第６頁第１０行の「およびステップ番号」
を、「あるいはステップ番号」に訂正する。 （６） 明細書第７頁第７行の「なお、プログラム記
憶部２・・・」から第７頁第９行の「・・・大きくなる
ものとする。」までを削除する。
Claims (1)
- プログラム記憶部に記憶され、それぞれ所定の制御単位
毎にステップ番号を付した複数のステップから構成され
た一連のシーケンスプログラムをプログラムカウンタの
示すアドレスに従つて一命令ずつ読み出し、解釈し、実
行していく制御方式のプログラマブルコントローラにお
いて、前記プログラムの全てのステップ番号および該ス
テップ番号が記憶された前記プログラム記憶部のアドレ
スを記憶しておくステップアドレス記憶部と、前記ステ
ップ番号に対応してフラグを設定し、該設定したフラグ
を記憶するステップフラグ記憶部と、前記一命令ずつの
読み出し、解釈、実行に従つて、前記ステップフラグ記
憶部のステップ番号に対応するフラグをオンまたはオフ
し、前記ステップアドレス記憶部の記憶内容に基づいて
該オンにしたフラグに対応する制御単位を選択し、該選
択した制御単位に含まれる命令に対してのみ読み出し、
解釈、実行をする制御部とを具えたことを特徴とするプ
ログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16021684A JPS6140605A (ja) | 1984-08-01 | 1984-08-01 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16021684A JPS6140605A (ja) | 1984-08-01 | 1984-08-01 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6140605A true JPS6140605A (ja) | 1986-02-26 |
Family
ID=15710239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16021684A Pending JPS6140605A (ja) | 1984-08-01 | 1984-08-01 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140605A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261708A (ja) * | 1988-04-13 | 1989-10-18 | Yaskawa Electric Mfg Co Ltd | プログラマブルコントローラの解読処理方式 |
| US5070476A (en) * | 1987-04-07 | 1991-12-03 | Hitachi, Ltd. | Sequence controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927928A (ja) * | 1982-08-06 | 1984-02-14 | Du Pont Mitsui Fluorochem Co Ltd | 変性ポリフエニレンオキサイド発泡用組成物及びその製法 |
-
1984
- 1984-08-01 JP JP16021684A patent/JPS6140605A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927928A (ja) * | 1982-08-06 | 1984-02-14 | Du Pont Mitsui Fluorochem Co Ltd | 変性ポリフエニレンオキサイド発泡用組成物及びその製法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070476A (en) * | 1987-04-07 | 1991-12-03 | Hitachi, Ltd. | Sequence controller |
| JPH01261708A (ja) * | 1988-04-13 | 1989-10-18 | Yaskawa Electric Mfg Co Ltd | プログラマブルコントローラの解読処理方式 |
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