JPS6139673A

JPS6139673A - マトリクス回路

Info

Publication number: JPS6139673A
Application number: JP15866084A
Authority: JP
Inventors: Katsumi Nakagawa; 克己中川; Toshiyuki Komatsu; 利行小松; Shinichi Kiyofuji; 清藤　伸一; Yasuo Kuroda; 黒田　保夫; Katsunori Hatanaka; 勝則畑中
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1984-07-31
Filing date: 1984-07-31
Publication date: 1986-02-25
Also published as: GB2163317B; US5043719A; DE3527284C2; FR2568709A1; GB8518756D0; GB2163317A; FR2568709B1; DE3527284A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は薄膜半導体を用いたマトリクス回路に係り、特
に読取りあるいは光示デバイスにおけるマトリクス回路
に関する。

〔従来技術〕

近年、ファクシミリ用の長尺イメージ・センサや２次元
の液晶ディスプレイ等に、水素化非晶質シリコン（ａ−
８ｌ：Ｈ）や硫化カドミウム−セレン化カドミウム（Ｃ
ｄＳ　−ＣｄＳｅ　）焼結体等の薄膜半導体が用いられ
注目を集めている。

薄膜半導体は、必要ならば透明な基板上にダロー放電、
反応性スノｊツタリング、蒸着等の方法によって容易に
堆積させることができ、さらに、通常のフォトリングラ
フイ一工程によって、フォトダイオード、光導電型フォ
トセンサ、電界効果型トランジスタ等のアレイに加工す
ることができる。

そのために、従来の結晶半導体では実現できなかった長
尺、大面積の読取り、光示デバイスを安価に作製できる
という特徴を有している。

読取り、表示デバイスには、回路の簡単化、２次元化を
目的として、通常、マトリクス回路が用いられている。

そこで、以下、長尺イメージ・センサを一例として取り
上げ、そのマトリクス回路について説明する。

第１図および第２図は、長尺イメージ・センサのマトリ
クス回路図である。両図とも、薄膜半導体の単位素子ｅ
がｎ個（ただし、図面ではｎ−４）接続されて１ブロツ
クを構成し、そのブロックがｍ個接続されてアレイを構
成している。以下説明の都合上、単位素子をｅ　と記し
、サフィックスｊ量をブロック番号、サフィックス」をその単位素子が属
するブロック内での順番とする。したがって１≦ｌ≦ｍ
、ｌ≦ｊ≦ｎである。

第１図において、単位素子の一方の端子は、各ブロック
毎に共通に接続され、他方の端子は各ブロックにおける
同一サフィックスｊを有する単位素子毎（ｅＩ、〜ｅ１
４；１≦ｌ≦４）にライｙｔ１〜ｔ４に接続されている
。ラインｔ、−ｔ４は、各々スイッチ１〜４のスイッチ
・アレイに接続され、スイッチ１〜４の動作によって接
地されたり、アンｆ５の入力端子に接続されたりする。

各酢位素子ｅ　には、ブロック毎に電圧ｖ、（ｉｊはブロック番号；１≦１≦ｍ）が印加され、電圧Ｖｉが
印加された時にそのブロックの単位素子８１１〜ｅ１４
は能動状部となる。ここでは、イメージ・セ／すを例に
取っているから、能動状西となった単位素子ｅｉｔ〜ｅ
ｉ４には、入射光の強度に対応した電流が流れ、その電
流がスイッチ・アレイの動作によって順にアンプ５へ入
力して増幅される。

さらに、電圧Ｖ、〜−は、第３図のタイミング・チャー
トで示されるように順次印加されて行くために、すべて
の単位素子ｅを流れる入射光強度に対応した電流が順次
アンプ５へ入力することとなる。

一方、第２図におけるマ）！クス回路では、ラインｔ、
−ｔ４は、各々アンプ６〜９０入力端子に接続され、ア
ンプ６〜９の各出力端子はシフトレジスタ１０の各割当
領域の入力端子に接続されている。シフトレジスタ１０
は、図示されていないシフトノ９ルスを入力する毎に格
納されている内容を順次時系列信号として出力する。電
圧Ｖ、〜■ｍは第３図に示されるように印加されるから
、第１図におけるマトリクス回路と同様に、第２図にお
けるマトリクス回路によっても、入射光強度に対応した
電流がすべての単位素子ｅのアレイにわたって順次得ら
れることとなる。

ところで、単位素子ｅ、ｊのアレイ全体の動作がＴ秒で
終了するためには、各単位素子ｅｉｊは、電圧Ｖ、の印
加後、計嘗上は遅くともＴａ　７ｍ秒後に正常動作状部
になる必要がある。たとえば、Ｔａ＝１０ｍｓｅｃ、　
ｍ　＝　６４とすると、Ｔ、　／　ｍ　＝　１５６μｓ
ｅｃである。しかし、ａ１算上では１５６μ厩の余裕が
おるが、実際は柚々の制約のために５（）μｓｅｃ程度
の余裕しかとることができない。

第４図は、単位素子ｅｌｊとして　ｎ　＋　（脅で電極
のオーミック・コンタクトを取ったギャップ長１０μｍ
のコグラナー型光導電型フォトーヒンサを用いて、電圧
１０ｖを印加した直後の電流の時間変化を示したグラフ
である。横軸に時間（μ５ｅｃ）、縦軸に電流（Ａ）を
とっである。

第４図（−）は照度１００（ｌｘ）の場合、第４図（ｂ
）は１０（ｂｃ）の場合、そして第４図（ｃ）はダーク
（ｄａｒｋ　）状態の場合を各々示している。

とれらのグラフから明らかなように、電圧１０Ｖが印加
された直後は大きな電流が流れるが、約２００μ（８）
経過後は定常状部となっている。しかし、１０（ｌｘ）
の場合（第４図（ｂ））とダーク状態の場合（第４図（
Ｃ））は、特に電圧印加直後の電流が定常状態の電流に
比べて著しく太きい。そのために１定常状態においては
１００（ｌｘ）の場合の電流は１０（ＬＫ）の場合の電
流の約５倍であるのに対して、電圧印加直後の状態では
２．３倍でしかなく、光強度の区別がつきにくくなって
いることがわかる。すなわち、従来方式のイメージ・セ
ンサでは原稿の読取りの際に誤動作が生じやすいわけで
あるＯこのような問題を解決する方法として、単位素子ｅｉｊ
のアレイ全体の卯１作時間ＴＩＬを長くするか、あるい
はブロック内の単位素子数ｎを大きくして、第１図にお
いてはスイッチ１〜４の個数を増大させ、第２図におい
てはアンｆ６〜９０個数を増大させる、という方法が考
えられる。

しかしながら、これらの方法はデバイスとしての性能を
低下させる上に、コストを上昇させるために、解決方法
としては上等ではない。

〔発明の目的〕

本発明は上記従来の問題点に鑑みなされたものであり、
その目的とするところは誤動作が生じに＜＜、かつ高速
で低コストのマ）　ＩＪクス回路を提供することにある
。

〔発明の概要〕

上記目的を達成するために、本発明によるマトリクス回
路は接地電圧又は接地電圧以外の所望電圧のいずれか一方を
選択する第１の選択手段と、ブロック毎に所定電圧を印加する駆動手段の出力又は前
記第１の選択手段の出力のいずれが一方を選択する第２
の選択手段とを設け、任意のブロックに所定電圧が印加される以前の期間で、
かつ池のブロックに所定電圧が印加されない期間に、そ
のブロックへ前記所望電圧を印加することを特徴とする
。

〔発明の実施例〕

初めに、本発明によってどのように目的を達成すること
ができるかという理論的根拠の説明を行う・第５図は、薄膜半導体の単位素子に繰返し／？ルス電圧
（この場合は、電圧１０ｖ、パルスデューティ５ｏｂ）
を印加した時、ノ９ルス立上り後５０μ就の時点での電
流Ｉ、のパルス周波数依存性を測定したグラフである。

曲線１１が照度１００（ｌｘ）の場合、曲線１２が１（
１（ｌｘ）の場合を各々表現している。

このグラフからもわかるように、１００（ｌｘ）の場合
も１．０（ｌｘ）の場合も、ともに繰返しパルスの周波
数が高くなるに従って電流Ｉ、は減少する傾向にあり、
特に１０（ｌｘ）の場合は減少が著しくなっている。そ
のために、周波数の高い領域では、１００（Ｉりの場合
の電流■　の約４．３倍になシ、定常状態の場合（約５
倍）Ｋ近くなっている。この現象を以下理論的に検討す
る。

比較的抵抗の高い半導体に電極をつけて強い電界を印加
すると、一般に、電極からキャリヤ（たとえば、電子）
が注入され、半導体内部に空間電荷が形成される。半導
体を流れる電流は、この空間電荷によって決定され、こ
のような電流は空間電荷制限電流（５ｐａｃｓ　Ｃｈａ
ｒｇｅ　Ｌｌｍｉｔｅｄ　Ｃｕｒｒｅｎｔ；以下５ＣＬ
Ｃと８己す）と呼ばれる。定常状部において、５ＣＬＣ
の大きさ■は次式で与えられる。

Ｉ　＝ＫＶ　　θ１１／４πＬ×１０〔Ａ／ｃｒｎ〕・
・・・・・（１）ただし、Ｋは日電率、■は印加電圧、
μは半導体の移動度、ｒ’ｕ電極間距離、そしてθは半
導体の伝導帯でのキャリヤ濃度Ｎｃと、そのキャリヤが
再結合センタとならない浅いドラッグ準位におけるキャ
リヤ濃度Ｎ　との比（Ｎｃ／Ｎｔ）である。

しかし、半導体に電界が印加された直後の状態は定常状
部ではなく、電極から注入されたキャリヤは、はとんど
トラップ準位に落ちていない。第６図（ａ）　Ｋはこの
初期状態が模式的に示されている。

同図において、半導体１３０両端、すなわちプラス電極
側１４とマイナス電極側１５には電圧が印加されたばか
りであり、シラス′醒極側１４にはホール１８が多数発
生している。半導体１３の中には浅いトラツノ準位１６
が存在しているが、マイナス電極側１５から注入された
電子１７は、この初期状態ではまだ浅いドラッグ準位１
６に落ていない。

このような初期状態では、ＮｏはＮｔに比べて十分に大
きいためにθの１直が大きくなり、したがって５ＣＬＣ
も大きくなる。

しかし、時間の経過に従って、電子１７とホール１８と
の結合による消滅および電極からの供給が平衡状態に近
づくとともに、Ｉｇ子１７が浅いドラッグ準位１６に落
ち込んだり（状ｏ　１９　）　、あるいは浅いドラッグ
準位１６から再び伝導帯へ励起したりして伝導帯とトラ
ップ準位１６との間で電子濃度が平衡状態となってくる
。そのために、θの値は初期状部の時に比べて小さい一
定の値に近づき、それに伴い５ＣＬＣも初期の値よりも
小さく、かつ一定値に近づく。この考え方によって、第
４図における各グラフがいずれも初期に大きな電流値を
示し、その後次第に定常値に洛着く現象が一応説明され
うる。

第４図（−）および第４図（ｂ）の場合、すなわち半導
体に光が照射されている場合は、事情が複雑となるが、
はぼ次式で表現される。

Ｉ　＝　ｑ　μＮｏＣＦ）　Ｖ／Ｌ　＋ＫＶ　２θμ／
４πＬ３・・・・・・・・・（２）ここで、ｑは電荷％　Ｎｃ（Ｆ’）は電界が印加されて
いない状態における入射光強度Ｆに対応する伝導帯の電
子濃度である。

式（２）における第１項は入射光強度Ｆに依存して変化
する電流を衣わし、第２項は５ＣＬＣを衣わしている。

すなわち、第４図（ａ）と（ｂ）の各グラフにおける定
常状態での電流値の差は第１項による電流の差が反映し
ている。

しかし、すでに述べたように電圧印加直後の初期状態で
は、第２項が十分に大きくなるために、第１項の入射光
強度Ｆの差による電流値の差は反映されにくくなる。言
い換えれば、電圧印加直後は電流の光強度依存性が小さ
くなると考えることができる。このことが結果的に、従
来方式のイメージ・センサ等の誤動作を惹起していたわ
けである。

ところで、第５図に示されるように、繰返しノぐルス電
圧が印加されている場合、電圧印加後５゜μ（８）での
電流■、はパルス周波数に依存して低下し、特にある程
度高い周波数領域では、電流■の光強度依存性が高くな
る、という現象がみられる。

この現象は、上記の考え方から次のように理解すること
ができる。

すなわち、ちる程度高い周波数の繰返し／４’ルス電圧
が印加されると、浅いトラップ準位から電子の抜は出す
余裕がないために１電子は浅いトラップ準位に常に存在
するようになる。そのために、式（２）の第２項のθが
初期状態で十分に大きくならず、その分電流■、が減少
するとともに、第１項の電流が電流■、に大きく反映す
るわけである。すなわち１光強度Ｆの差が電流Ｉ、に十
分反映するととになる。

なお、以上説明したような電圧印加後の電流過渡応答の
特徴は、浅いトラップ準位が多く存在することが知られ
ている薄膜半導体において顕著であると考えられる。

さて、以上説明した実験結果およびその理論的考察に基
づいて、再び第１図および第２図に示されるマトリクス
回路に話を戻す。

第１図および第２図に示されるマトリクス回路において
、各ブロックには第３図に示されたタイミングで電圧ｖ
１が印加されている。第３図のタイミング拳チャートに
おいて、各ブロックが電圧Ｖ、の印加によって能動状態
となる各期間の間に、どのブロックも能動状態とならな
い期間を設けることが可能である。そして、この設けら
れた期間に全ブロックに電圧を印加するならば、任意の
１プロ、りにとっては能動状態となる前に特定周期のノ
４ルス電圧が印加されたことになる。この電圧ｖｉのタ
イミング・チャートが第７図に示されている。

第７図は、第１図および第２図に示されるマトリクス回
路のブロック数ｍ　＝　５とした場合の印加電圧Ｖ、　
（１≦ｌ≦５）のタイミング拳チャートである。

第４ブロツクに印加される電圧ｖ４を例にとれば、第４
ブロツクが能動状態となる期間Ｔ４の前には繰返しノ母
ルス電圧が印加されている。これら繰返しパルス電圧は
、第１ブロツクないし第３ブロツクが能動状態となる期
間Ｔ、ないしＴ、以外の期間Ｐ　ないしＰＫ電圧Ｖ、な
いしｖ５を印加することによって得ることができる。こ
の事情は、むろん第４ブロツクに限らずすべてのブロッ
クにとって共通である。

このような電圧ｖｉを印加することで、単位素子ｅｉｊ
の光電流の光強度依存性が高まることは、すでに説明し
た。

しかし実際の動作において、各ブロックの能動状態の期
間の割合ＴＩ／（Ｔ、十Ｐｌ）は大きい方が望ましい。

言い換えれば、繰返しｔ４ルスのデユーティは小さい方
が望ましい。このデユーティの最犬値はＰｉ／（Ｔ、　
＋Ｐ、　）であるが、第８図に示されるように、デユー
ティを小さくしても電流Ｉ。

の光強度依存性はあまり低下しないことがわかる。

したがって、能動状態の割合をほとんど低下させずに特
性改善が可能である。ただし第８図に示されたグラフは
、横軸に繰返し電圧パルスのデユーティをとり、縦軸に
１００（ｌｘ）の時の電流Ｉ。

（１００）と１０（ｌｘ）の時の電１Ｉｐ（１０）との
比（Ｉ　（１００）／Ｉ、（１０））がとられている。

本発明者等は、以上の方法を実現するだめの回路につい
て鋭意検討を進めた結果、以下に述べる好ましい回路構
成に到達した。

第９図は本発明によるマトリクス回路の一実施例の回路
図である。

同図において、単位素子Ｊｊは、たとえば薄膜半導体で
形成された受光素子であり、ここではｍ＝６４．ｎ＝３
２である。

これら単位素子Ｊｊと多重配線部とを同一基板上に形成
したマトリクス部２３は、単位素子に電圧ｖ１を印加す
る共通電極側駆動部２４（以下、共通部２４とする）と
、単位素子ｅ１ｊの光電流をプロ、り毎に入力し時系列
信号として出力する個別電極側駆動部２５（以下、個別
部２５とする）とに各々接続されている。

共通部２４は、次のように構成される。

シフトレジスタ２６の並列出力端子Ｒ１（１≦１≦６４
゜以下同じ）は、インバーター　Ｎ　ｓの入力端子およ
びトランジスタＴＲ１，のｆ−ト端子に各々接続され、
インバーターＮ　の出力端子はトランジスタＴＲ，。

のｆ−ト端子に接続されている。また、ＤＣ電０２７（
電圧ｖ、）のグラス端子は、トランジスタＴＲｉ、のド
レイン端子に接続され、マイナス端子は接地されている
。

一方、ＤＣ電源２８（電圧Ｖ、）のグラス端子はトラン
ジスタＴＲＰ　、を介して、マイナス端子は接地される
とともにトランジスタＴＲＰ２を介してトランジスタＴ
Ｒ，ｏのドレイン端子に接続される。トランジスタＴＲ
Ｐ１のダート端子にはノｆルス信号Ｓ２が入力し、トラ
ンジスタＴＲＰ２のゲート端子には／４ルス信号Ｓ２が
インバーターＮＰを介して入力する６トランジスタＴＲ
，、およびＴＲ，ｏの各ソース端子は、共にマトリクス
部２３０単位素子ｅｌｊの共通端子に接続され、ブロッ
ク毎に電圧を印加する。

次に、個別部２５の構成を示す。トランジスタＴＲＡｊ
ｏ（１≦ｊ≦３２．以下同じ）のドレイ／端子は、マト
リクス部２３のラインｔｊに各々接続されるとともに、
トランジスタＴＲＡ　１　、のドレイン端子に接続され
ている。シフトレジスタ２９（ここでは３２ビツト）の
並列出力端子はインバータＩＮＶｊの入力端子に接続さ
れるとともに、トランジスタＴＲＡｊ、のｅ−）端子に
接続されている。トランジスタＴＲＡｊ、のソース端子
はア／グ３０の入力端子に接続され、トランジスタＴＲ
Ａｊｏのソース端子は接地されている。

次に、このように構成された本実施例の動作を第１０図
に示すタイミングチャートを用いて説明する。ただし、
同図において、Ｒ１，Ｒ２，Ｒ，、Ｒ４゜・・・はシフ
トレジスタ２６の並列出力端子Ｒ，，Ｒ２゜Ｒ，、Ｒ４
，・・・の出力し々ルを示し、ｖｏはトランジスタＴＲ
，。のドレイン端子の電圧を示し、Ｖ４．　ｖ２＊　”
・は第７図の一部分を示している。

今、シフトレジスタ２６の並列出力端子Ｒ１の出力のみ
がハイレイルに分ったとする。これによってトランジス
タＴＲ４１がオン、トランジスタＴＲ１゜がオフとなり
、ＤＣ電源２７の電圧ｖａが印加電圧Ｖ、として第１ブ
ロツクの単位素子”１１〜”Ｉｎに印加される（この期
間をΔＴとする。たとえばΔ丁＝６０μ就）、この間、
パルス８号Ｓ２はローレイルであるために、トランジス
タＴＲＰ　２がオンとなり、電圧Ｖ。は接地電位となっ
ている。

期間ΔＴが経過すると、端子Ｒ１はローレイルとなり、
期間ΔＰ（たとえば２０μ５ｅＩ２）経過稜に端子Ｒ２
がハイレイルとなる。したがって、期間ΔＰでは、すべ
ての端子Ｒ１〜Ｒｎ１がローレイルであるために、トラ
ンジスタＴＲ，、がオフ、トランジスタＴＲ１ｏがオン
となる。それと同時に、ノ母ルス信号Ｓ２がハイレイル
となって、トランジスタＴＲＰ、がオンとなる。そのた
めに、電圧Ｖ。ＦｉＤＣ電源２８の電圧ｖｂとなり、第
１ブロツクに印加される電圧Ｖ。

は、期間ΔＴに電圧ｖａ、続いて期間ΔＰに電圧Ｖ、と
なる。一方、他のブロックに印加される電圧ｖ２゜・・
・”ｍは期間ΔＴに接地電位、続いて期間ΔＰに電圧Ｖ
、となる。

このように、期間ΔＴ十ΔＰ（ここでは８０μ５ｅｃ）
の時間差をもって、印加電圧Ｖ、〜ｖｒｎが順次ハイレ
イル（゛電圧Ｖ８、続いてＶ、）となり、第７図に示さ
れるタイミングの印加電圧ｖｉを得ることができる。な
お、ＤＣ電源２７の電圧ｖａとＤＣ電源２８の電圧Ｖ、
とは、ｖ、Ｌ＝ｖｂ１又はＶａ＜ＶｂテあるＯ一方、個別部２５は、印加電圧ｖｉが電圧Ｖ＆である期
間ΔＴに、単位素子”１１〜”ｉｎの光電流を順次アン
７’３０へ送出する動作を行５゜第１１図（ａ）は、第
１０図における電圧■。の波形図の一部であり、第１１
図（ｂ）はシフトレジスタ２９の並列出力端子ＳＲ４の
出力波形図である。

同図において、電圧Ｖ。が接地電位とＡっだ時点、すな
わち期間ΔＴの最初から期間ΔＴＡ（たとえば２８μ臓
）経過後に、シフトレジスタ２９の出力端子ＳＲ５の出
力が期間ΔＰｅ（たとえば１μ就）だけハイレイルとな
り、トランジスタＴＲＡ１．がオンになって単位素子ｅ
ｉ１の光電流がアンプ３０へ入力する。この時、出力端
子ＳＲ２〜ＳＲｎはローレイルであるから、トランジス
タＴＲＡ２ｏ−ＴＲＡｎｏがオンとなり、単位素子０１
２〜ｅｉｎは接地される。

このようにして、期間ΔＴＢの間に順次出力端子ＳＲ２
〜ＳＲｎがハイレ々ルとなり、単位素子ｅ１２〜ｅｔｎ
の光電流がアンプ３０へ順次入力し、時系列信号Ｓ。を
得ることができる。

第１２図（＆）は、第９図におけるマトリクス回路に第
３図に示される従来の電圧／４’ルスを印加した場合（
ｖｏは接地電位とする）のアン７’３０の出力波形図で
あり、第１２図（ｂ）は、本発明の実施例を用いた場合
のアンｆ３０の出力波形図である。曲線３０１は１００
（ＩＫ）の場合、曲１３０２は１０（ｌｘ）の場合を各
々示している。

第１２図（、）では、均一な照度であるにもかかわらず
、１ブロツク内の単位素子の初めと終りでは出力信号の
大きさが異なっており、なおかつ１００（ｌｘ）の場合
の１０（ｌｘ）の場合に対する出力信号の比は小さくな
っている。それに対して、第１２図（ｂ）では著しい改
善が認められる。

第１６図は、本発明によるマトリクス回路の他の実施例
の回路図である。同図中、マ）　ＩＪクス部２３と共通
部２４は、第９図と同じ回路であり、またシフトレジス
タ２６に入力するパルス信号Ｓ。

も同じであるから、説明は省略し、個別部２５の説明だ
けを行なう。

ショットキー・ダイオードＤｊ（１≦ｊ≦３２以下同じ
）の一方の端子は、ライン！、ｊが高電位となった時に
順方向となるように各々ライン１ｊに接続され、他方の
端子は接地されている。ライン１ｊは、さらにアン７’
　ＡＭＰｊの入力端子にそれぞれ接続され、アン７”　
ＡＭＰｊの出力端子はサンプルホールド回路３２を介し
てシフトレジスタ３３の並列入力端子に各々接続されて
いる。

ここで、第１４図（ａ）に示す電圧ｖＯに同期して、第
ｊブロックに電圧Ｖ、が印加されたとする。この時、単
位素子”１１〜”ｉｎを流れる光電流は、アンプＡＭＰ
１〜ＡＭＰ　ｎによって増幅され、サングルホールド回
路３２に入力する。しかし、サンプルホールド回路３２
は、第１４図（ｂ）におけるホールド信号Ｓ３を入力し
ない訳りアンプＡＭＰｊからの信号を保持しない。

第１４図（ｂ）に示されるように、ホールド信号Ｓ５は
期間ΔＴの最後の時点でサンプルホールド回路３２に入
力し、その時点でのアンプＡＭＰ　、〜ＡＭＰ　　の出
力がサンプルホールド回路３２に保持され、シフトレジ
スタ３３に格納される。続いて、シフトレジスタ３３に
は第１４図（Ｃ）に示されるようｅｌＭＨｚのシフトパ
ルスが期間ΔＴＣ＝３２μ就だけ印加され、格納された
内容を直列出力端子から時系列信号Ｓ。とじて出力する
。

第１５図（−）は第３図にしめされるタイミングの電圧
Ｖ、を印加した場合（ｖｏは接地電位とする）の時系列
信号Ｓ。の波形図であり、第１５図（ｂ）は第７図にし
めされる駆動方法を用いた場合に得られる一時系列信号
Ｓ。の波形図である。曲線３４はＺｏ。

（ｌｘ）の場合、曲線３５は１Ｑ（ｌｘ）の場合を示し
ている。

第１３図に示されたマトリクス回路の場合は、サンプル
ホールド回路によって単位素子ｅ目が能動状態となる期
間ΔＴの末期に信号が抽出されるために、各単位素子が
安定状態にあり出力値に前後差が見られない。しかし、
第１５図（＆）におけるように、依然として１００（ｌ
ｘ）の場合の１０（ＩＸ）の場合に対する出力信号比は
小さいままである。

それに対して、本発明による駆動方法を用いた場合は、
第１５図（ｂ）に示されるように著しく改善されている
。

なお、これまでは全て長尺イメージ・センサを一例とし
て説明してきたが、これに限定されるものではなく他の
薄膜半導体デノ々イスの駆動にも本発明は適用されうる
。

たとえば、ＬＣＤ　（液晶表示装置）、ＥＣＤ（ａｌｅ
ｅｔｒｏｃｈｒｏｍｌｃ　ｄｉｓｐｌａｙ　）等に利用
されるＴＰＴ（薄膜トランジスタ）２次元デ・ぐイスな
どにも適用できる。

なお、本実施例では、期間ΔＴに単位素子に印加する電
圧ｖｉと期間ΔＰに印加する電圧Ｖ。とを、独立した２
電源（ＤＣ電源２７および２８）によって供給するため
に、両車圧を最適直に容易に設定することができる。捷
た、シフトレジスタ２６の構成も簡易となり集積化が容
易となる。

〔発明の効果〕

以上詳ＭＩＫ説明したように、本発明によるマトリクス
回路は簡単な構成で薄膜半導体の単位素子の活動効率を
向上させるために、誤動作が発生しにりく、かつ構成が
簡易化され、低コストが実現できるという大きな効果を
有する。

【図面の簡単な説明】

第１図はマトリクス回路の第１の例を示す概略的回路図
、第２図はマトリクス回路の第２の例を示す概略的回路
図、第３図は印加電圧Ｖ、−一の印加タイミングを示す
タイミング・チャート、第４図の各図は薄膜半導体の光
電流の時間特性を示し、第４図（、）は１００（ｌｘ）
の場合の特性曲線図、第４図（ｂ）は１．０（ｌｘ）の
場合の特性曲線図、第４図（ｃ）はダーク状態での特性
曲線図、第５図は薄膜半導体の光電流の周波数特性曲線
図、第６図（、）は半導体に電圧を印加したときの初期
状態を示す模式図、第６図（ｂ）は定常状態を示す模式
図、訊７図は本発明の一実施例の動作を示す印加電圧Ｖ
ｔのタイミング・チャート、第８図は繰返しノ臂ルスの
デユーティを変化させた時の光強度依存率の変化を示す
特性曲線図、第９図は本発明によるマトリクス回路の一
実施例の具体的構成を示す回路図、第１０図は本実施例
の動作を示すタイミング・チャート、第１１図（、）は
・母ルス信号Ｓ１の波形図、第１１　図（ｂ）ｉｊノ”
ルス信号Ｓ、のタイミングにおケルパルス信号Ｓ２の波
形図、第１２図（−）は従来のマ）　ＩＪクス回路によ
って得られる出力信号波形図、第１２図伽）は本実施例
によって得られる出力信号波形図、第１３図は本発明の
池の実施例の具体的回路図、第１４図（ａ）　Ｍ　（ｂ
）、　Ｉ　（ｅ）はそれぞれノ９ルス信号１１１１　、
　、　Ｓ、　。Ｓ４の波形図、そして第１５図０は第２図における従来
のマトリクス回路によって得られる出力信号波形図、第
１５図（ｂ）は第１３図の実施例によって得られる出力
信号波形図である。ｅ（１≦１≦ｍ、ｌ≦ｊ≦ｎ）・・・薄膜半導体の単位
素子、２３・・・マトリクス部、２４・・・共通電極側
駆動部、２５・・・個別電極１１１１１駆動部。、５Ｆ；５　　口＠　６　二゛。（ｂ）

Claims

【特許請求の範囲】

（１）電圧を印加することで能動状態となる半導体の単
位素子が複数接続され、各単位素子に同時に所定電圧が
印加されるように構成されたブロックを複数有するとと
もに、該複数ブロックに順次所定電圧を印加する駆動手
段を有するマトリクス回路において、接地電圧又は接地電圧以外の所望電圧のいずれか一方を
選択する第１の選択手段と、前記駆動手段の出力又は前記第１の選択手段の出力のい
ずれか一方を選択する第２の選択手段とを設け、該第２の選択手段の出力によって前記複数の単位素子を
ブロック毎に能動状態にすることを特徴とするマトリク
ス回路。