JPS60112361A - マトリクス回路駆動方法 - Google Patents
マトリクス回路駆動方法Info
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- JPS60112361A JPS60112361A JP58218711A JP21871183A JPS60112361A JP S60112361 A JPS60112361 A JP S60112361A JP 58218711 A JP58218711 A JP 58218711A JP 21871183 A JP21871183 A JP 21871183A JP S60112361 A JPS60112361 A JP S60112361A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分！Ｐ７］
本発明は薄膜半導体を用いたマトリクス回路駆動方法に
係り、特に読取りあるいは表示デバイスにおけるマトリ
クス回路駆動方法に関する。
係り、特に読取りあるいは表示デバイスにおけるマトリ
クス回路駆動方法に関する。
［従来技術］
近年、ファクシミリ用の長尺イメージ・センサや２次元
の液晶ディスプレイ等に、水素化非晶質シリコ７（ａ−
３ｉ：Ｈ）や硫化カドミウム−セレン化カドミウム（Ｃ
ｄＳ−ＣｄＳｅ）焼結体等の薄膜半導体が用いられ注目
を集めている。
の液晶ディスプレイ等に、水素化非晶質シリコ７（ａ−
３ｉ：Ｈ）や硫化カドミウム−セレン化カドミウム（Ｃ
ｄＳ−ＣｄＳｅ）焼結体等の薄膜半導体が用いられ注目
を集めている。
薄１１．．ｉ半導体は、必要ならば透明な基板上にグロ
ー放電、反応性スパッタリング、蒸着等の方法によって
容易に堆積させることかでき、さらに、通常のフォトリ
ソグラフィ一工程によって、フォトタイオード、光導電
型フォトセンサ、電界効果型トランジスタ等のアレイに
加工することができる。そのために、従来の結晶半導体
では実現できなかった長尺、大面積の読取り、表示デバ
イスを安価に作製できるという特徴を有している。
ー放電、反応性スパッタリング、蒸着等の方法によって
容易に堆積させることかでき、さらに、通常のフォトリ
ソグラフィ一工程によって、フォトタイオード、光導電
型フォトセンサ、電界効果型トランジスタ等のアレイに
加工することができる。そのために、従来の結晶半導体
では実現できなかった長尺、大面積の読取り、表示デバ
イスを安価に作製できるという特徴を有している。
読取り、表示デ／へイスには、回路の簡単化、２次元化
を目的として、通常、マトリクス回路が用いられている
。そこで、以下、長尺イメージ−センサを一例として取
り上げ、そのマトリクス回路について説明する。
を目的として、通常、マトリクス回路が用いられている
。そこで、以下、長尺イメージ−センサを一例として取
り上げ、そのマトリクス回路について説明する。
第１図および第２図は、長尺イメージ・センサのマトリ
クス回路図である。両図とも、薄膜半導体の単位素子ｅ
がｎ個（ただし、図面ではｎ＝４）接続されて１ブロツ
クを構成し、そのブロックがｍ個接続されてアレイを構
成している。以下説明の都合上、栄位素子をｅＬＪと記
し、サフィックスｉをブロック番号、サフィックスｊを
その単位素子が属するブロック内での順番とする。した
がって１≦ｉ≦ｍ、ｌ≦ｊ≦ｎである。
クス回路図である。両図とも、薄膜半導体の単位素子ｅ
がｎ個（ただし、図面ではｎ＝４）接続されて１ブロツ
クを構成し、そのブロックがｍ個接続されてアレイを構
成している。以下説明の都合上、栄位素子をｅＬＪと記
し、サフィックスｉをブロック番号、サフィックスｊを
その単位素子が属するブロック内での順番とする。した
がって１≦ｉ≦ｍ、ｌ≦ｊ≦ｎである。
第１図において、単位素子の一方の端子は、各ブロック
毎に共通に接続され、他方の端子は各ブロックにおける
同一・サフィックスｊを有する単位素子毎（ｅｉｌ〜ｅ
Ｉ＋ ； １≦ｉ≦４）にライン１１〜１４に接続され
ている。ライン１１〜１４は、各４・スイッチ１〜４の
スイッチ・アレイに接続され、スイッチ１〜４の動作に
よって接地されたり、アンプ５の入力端子に接続された
りする。
毎に共通に接続され、他方の端子は各ブロックにおける
同一・サフィックスｊを有する単位素子毎（ｅｉｌ〜ｅ
Ｉ＋ ； １≦ｉ≦４）にライン１１〜１４に接続され
ている。ライン１１〜１４は、各４・スイッチ１〜４の
スイッチ・アレイに接続され、スイッチ１〜４の動作に
よって接地されたり、アンプ５の入力端子に接続された
りする。
各単位素子ｅ／Ｊには、ブロック毎に電圧Ｖｉ（ｉはブ
ロック番号；１≦ｉ≦ｍ）が印加され、電圧Ｖｉが印加
された時にそのブロックの単位素子ｅｉｌ”ｅ−は能動
状態となる。ここでは、イメージ・センサを例に取って
いるから、能動状態となった単位素子ｅｉｌ ” ｅ＋
４には、入射光の強度に対応した電流が流れ、その電流
がスイッチ・アレイの動作によって順にアンプ５へ入力
して増幅される。さらに、電圧ｖｌ〜Ｖｍは、８３図の
タイミング・チャートで示されるように順次印加されて
行くために、すべての単位素子ｅを流れる入射光強度に
対応した電流が順次アンプ５へ入力することとなる。
ロック番号；１≦ｉ≦ｍ）が印加され、電圧Ｖｉが印加
された時にそのブロックの単位素子ｅｉｌ”ｅ−は能動
状態となる。ここでは、イメージ・センサを例に取って
いるから、能動状態となった単位素子ｅｉｌ ” ｅ＋
４には、入射光の強度に対応した電流が流れ、その電流
がスイッチ・アレイの動作によって順にアンプ５へ入力
して増幅される。さらに、電圧ｖｌ〜Ｖｍは、８３図の
タイミング・チャートで示されるように順次印加されて
行くために、すべての単位素子ｅを流れる入射光強度に
対応した電流が順次アンプ５へ入力することとなる。
一方、第２図におけるマトリクス回路では、ライン１１
〜１４は、各々アンプ６〜９の入力端子に接続され、ア
ンプ６〜９の各出力端子はシフトレジスタ１０の各割当
領域の入力端子に接続されている。シフトレジスタ１０
は、図示されていないシフトパルスを入力する毎に格納
されている内容を順次時系列信号として出力する。電圧
■１〜Ｖｍは第３図に示されるように印加されるから、
第１図におけるマトリクス回路と同様に、第２図におけ
るマトリクス回路によっても、入射光強度に対応した電
流がすべての単位素子ｅのアレイにわたって順次得られ
ることとなる。
〜１４は、各々アンプ６〜９の入力端子に接続され、ア
ンプ６〜９の各出力端子はシフトレジスタ１０の各割当
領域の入力端子に接続されている。シフトレジスタ１０
は、図示されていないシフトパルスを入力する毎に格納
されている内容を順次時系列信号として出力する。電圧
■１〜Ｖｍは第３図に示されるように印加されるから、
第１図におけるマトリクス回路と同様に、第２図におけ
るマトリクス回路によっても、入射光強度に対応した電
流がすべての単位素子ｅのアレイにわたって順次得られ
ることとなる。
ところで、中位素子ｅｉ、１のアレイ全体の動作が−Ｔ
ａ秒で終了するためには、各単位素子ｅＪは、電圧Ｖｉ
の印加後、計算上は遅くともＴ ａ ／ （ｒ１秒後に
正常動作状態になる必要がある。たとえば、Ｔ ａ ＝
１０ ｍ ｓ ｅ ｃ 、 ｍ ＝ ６４とすると、
Ｔａ／ｍ＝１５８ｇ５ｅｃである。しかし、；４算上で
は１５６ｇ５ｅｃの余裕があるが、実際は種々の制約の
ために５０ｐ’ｓｅｃ程度の余裕しかとることができな
い。
ａ秒で終了するためには、各単位素子ｅＪは、電圧Ｖｉ
の印加後、計算上は遅くともＴ ａ ／ （ｒ１秒後に
正常動作状態になる必要がある。たとえば、Ｔ ａ ＝
１０ ｍ ｓ ｅ ｃ 、 ｍ ＝ ６４とすると、
Ｔａ／ｍ＝１５８ｇ５ｅｃである。しかし、；４算上で
は１５６ｇ５ｅｃの余裕があるが、実際は種々の制約の
ために５０ｐ’ｓｅｃ程度の余裕しかとることができな
い。
第４図は、単位素子ｅＩＪとして、ｎ＋層で電極のオー
ミック・コンタクトを取ったギヤ・ンプ長１０ ｇｍの
コプラナー型光導電型フォトセンサを用いて、電圧１０
Ｖを印加した直後の電流の時間変化を示したグラフであ
る。横軸−に時間（ｇｓｅｃ）、縦軸に電流（Ａ）をと
っである。
ミック・コンタクトを取ったギヤ・ンプ長１０ ｇｍの
コプラナー型光導電型フォトセンサを用いて、電圧１０
Ｖを印加した直後の電流の時間変化を示したグラフであ
る。横軸−に時間（ｇｓｅｃ）、縦軸に電流（Ａ）をと
っである。
第４図（ａ）は照度１００（ｌｘ）の場合、第４図（ｂ
）は１０（ＩＸ）の場合、そして第４図（Ｃ）はダーク
（ｄａｒｋ）状態の場合を各々示している。
）は１０（ＩＸ）の場合、そして第４図（Ｃ）はダーク
（ｄａｒｋ）状態の場合を各々示している。
これらのグラフから明らかなように、電圧１０Ｖが印加
された直後は大きな電流が流れるが、約２００ｇ５ｅｃ
経過後は定常状態となっている。
された直後は大きな電流が流れるが、約２００ｇ５ｅｃ
経過後は定常状態となっている。
しかし、１０（ｌｘ）の場合（第４図（ｂ））とターフ
状態の場合（第４図（Ｃ））は、特に電圧印加直後の電
流が定常状態の電流に比べて著しく大きい。そのために
、定常状態においては１００（ｌｘ）の場合の電流は１
０（ｌｘ）の場合の電流の約５倍であるのに対して、電
圧印加直後の状態では２．３倍でしかなく、光強度の区
別がつきにくくなっていることかわかる。すなわち、従
来方式のイメージ・センサでは原稿の読取りの際に誤動
作が生じやすいわけである。
状態の場合（第４図（Ｃ））は、特に電圧印加直後の電
流が定常状態の電流に比べて著しく大きい。そのために
、定常状態においては１００（ｌｘ）の場合の電流は１
０（ｌｘ）の場合の電流の約５倍であるのに対して、電
圧印加直後の状態では２．３倍でしかなく、光強度の区
別がつきにくくなっていることかわかる。すなわち、従
来方式のイメージ・センサでは原稿の読取りの際に誤動
作が生じやすいわけである。
このような問題を解決する方法として、単位素子ｅ、、
のアレイ全体の動作時間Ｔａを長くするか、あるいはブ
ロック内の単位素子数ｎを大きくして第１図においては
スイッチ１〜４の個数を増大させ、第２図においてはア
ンプ６〜９の個数を増大させる、という方法が考えられ
る。
のアレイ全体の動作時間Ｔａを長くするか、あるいはブ
ロック内の単位素子数ｎを大きくして第１図においては
スイッチ１〜４の個数を増大させ、第２図においてはア
ンプ６〜９の個数を増大させる、という方法が考えられ
る。
しかしながら、これらの方法はデバイスとしての性能を
低下させる上に、コストを上昇させるために、解決方法
としては上等ではない。
低下させる上に、コストを上昇させるために、解決方法
としては上等ではない。
［発明の目的］
本発明は上記従来の問題点に鑑みなされたものであり、
その目的とするところは誤動作が生じに＜＜、かつ高速
で低コストのマトリクス回路を実現できるマトリクス回
路駆動方法を提供することにある。
その目的とするところは誤動作が生じに＜＜、かつ高速
で低コストのマトリクス回路を実現できるマトリクス回
路駆動方法を提供することにある。
［発明の要旨１
上記目的を達成するために、本発明によるマトリクス回
路駆動方法は任意のブロックを能動状態にするための電
圧が印加される以前の期間で、かつ他のブロックに電圧
が印加されない期間にそのブロックへ繰返しパルス電圧
を印加することを特徴とする。
路駆動方法は任意のブロックを能動状態にするための電
圧が印加される以前の期間で、かつ他のブロックに電圧
が印加されない期間にそのブロックへ繰返しパルス電圧
を印加することを特徴とする。
［発明の実施例コ
よるマトリクス回路駆動方法がいかにして可能か、とい
う理論的根拠の説明を行なう。
う理論的根拠の説明を行なう。
第５図は、薄膜半導体の単位素子に繰返しパルス電圧（
この場合は、電圧１０■、パルスデューティ５０％）を
印加した時、パルス立上り後５０ｇ５ｅｃの時点での電
流ＩＰのパルス周波数依存性を測定したグラフである。
この場合は、電圧１０■、パルスデューティ５０％）を
印加した時、パルス立上り後５０ｇ５ｅｃの時点での電
流ＩＰのパルス周波数依存性を測定したグラフである。
曲線１１が照度ＬＯＯ（ＬＸ）（７）場合、曲線１２が
１０（ｌｘ）の場合を各々表現している。
１０（ｌｘ）の場合を各々表現している。
このグラフからもわかるように、１００ （ｌｘ）の場
合も１０（ＩＸ）の場合も、ともに繰返しパルスの周波
数が高くなるに従って電流Ｉｐは減少する傾向にあり、
特に１０（ｌｘ）の場合は減少が著しくなっている。そ
のために、周波数の高い領域では、１ｏｏ（ｌｘ）の場
合の電流ｒｐはｔｏ（ｌｘ、）の場合の電流Ｉｐの約４
．３倍になり、定常状態の場合（約５倍）に近くなって
いる。この現象を以下理論的に検討する。
合も１０（ＩＸ）の場合も、ともに繰返しパルスの周波
数が高くなるに従って電流Ｉｐは減少する傾向にあり、
特に１０（ｌｘ）の場合は減少が著しくなっている。そ
のために、周波数の高い領域では、１ｏｏ（ｌｘ）の場
合の電流ｒｐはｔｏ（ｌｘ、）の場合の電流Ｉｐの約４
．３倍になり、定常状態の場合（約５倍）に近くなって
いる。この現象を以下理論的に検討する。
比較的抵抗の高い半導体に電極をつけて強い電界を印加
すると、一般に、電極からキャリヤ（たとえば、電子）
が注入され、半導体内部に空間電荷が形成される。半導
体を流れる電流は、この空間電荷によって決定され、こ
のような電流は空間電荷制限電流（Ｓｐａｃｅ Ｃｈａ
ｒｇｅ Ｌｉｍ１ｔｅｄ Ｃｕｒｒｅｎｔ ；以下５Ｃ
ＬＣと記す）と呼ばれる。定常状態において、５ＣＬＣ
の大きさ工は次式で与えられる。
すると、一般に、電極からキャリヤ（たとえば、電子）
が注入され、半導体内部に空間電荷が形成される。半導
体を流れる電流は、この空間電荷によって決定され、こ
のような電流は空間電荷制限電流（Ｓｐａｃｅ Ｃｈａ
ｒｇｅ Ｌｉｍ１ｔｅｄ Ｃｕｒｒｅｎｔ ；以下５Ｃ
ＬＣと記す）と呼ばれる。定常状態において、５ＣＬＣ
の大きさ工は次式で与えられる。
Ｉ＝ＫＶ２０ｐ／４ｗＬ３Ｘ１０ ［Ａ／ｃｍ２］・・
・・・・・・ （１） ただし、Ｋは誘電率、■は印加電圧、ルは半導体の移動
度、Ｌは電極間距離、モしてθは半導体の伝導帯でのキ
ャリヤ濃度Ｎｃと、そのキャリヤが再結合センタとなら
ない浅いトラップ準位におけるキャリヤ濃度Ｎｔとの比
（Ｎｃ／Ｎｔ）である。
・・・・・・ （１） ただし、Ｋは誘電率、■は印加電圧、ルは半導体の移動
度、Ｌは電極間距離、モしてθは半導体の伝導帯でのキ
ャリヤ濃度Ｎｃと、そのキャリヤが再結合センタとなら
ない浅いトラップ準位におけるキャリヤ濃度Ｎｔとの比
（Ｎｃ／Ｎｔ）である。
しかし、半導体に電界が印加された直後の状態は定常状
態ではなく、電極から注入されたキャリヤは、はとんど
トラップ準位に落ちていない。第６図（ａ）にはこの初
期状態が模式的に示されている。
態ではなく、電極から注入されたキャリヤは、はとんど
トラップ準位に落ちていない。第６図（ａ）にはこの初
期状態が模式的に示されている。
同図において、半導体１３の両端、すなわちプラス電極
側１４とマイナス電極側１５には電圧が印加されたばか
りであり、プラス電極側１４にはホール１８が多数発生
している。半導体１３の中には浅いトラップ準位１６が
存在しているが、マ・イナス電極側１５から注入された
電子１７は、この初期状態ではまだ浅いトラップ準位１
６に落ていない。
側１４とマイナス電極側１５には電圧が印加されたばか
りであり、プラス電極側１４にはホール１８が多数発生
している。半導体１３の中には浅いトラップ準位１６が
存在しているが、マ・イナス電極側１５から注入された
電子１７は、この初期状態ではまだ浅いトラップ準位１
６に落ていない。
このような初期状態では、ＮｃはＮｔに比べて十分に大
きいためにθの値が大きくなり、したがって５ＣＬＣも
大きくなる。
きいためにθの値が大きくなり、したがって５ＣＬＣも
大きくなる。
しかし、時間の経過に従って、電子１７とホール１８と
の結合による消滅および電極からの供給が平衡状態に近
づくとともに、電子１７が浅いトラップ準位１６に落ち
込んだり（状態１９ ）、あるいは浅いトラップ準位１
６から再び伝導帯へ励起したりして伝導帯とトラップ準
位１６との間で電子濃度が平衡状態となってくる。その
ために、０の値は初期状態の時に比べて小さい一定の値
に近づき、それに伴い５ＣＬＣも初期の値よりも小さく
、かつ一定値に近づく。この考え方によって、第４図に
おける各グラフがいずれも初期に大きな電流値を示し、
その後次第に定常値に落着く現象が一応説明されうる。
の結合による消滅および電極からの供給が平衡状態に近
づくとともに、電子１７が浅いトラップ準位１６に落ち
込んだり（状態１９ ）、あるいは浅いトラップ準位１
６から再び伝導帯へ励起したりして伝導帯とトラップ準
位１６との間で電子濃度が平衡状態となってくる。その
ために、０の値は初期状態の時に比べて小さい一定の値
に近づき、それに伴い５ＣＬＣも初期の値よりも小さく
、かつ一定値に近づく。この考え方によって、第４図に
おける各グラフがいずれも初期に大きな電流値を示し、
その後次第に定常値に落着く現象が一応説明されうる。
第４図（ａ）および第４図（ｂ）の場合、すなわち半導
体に光が照射されている場合は、事情が複雑となるが、
はぼ次式で表現される。
体に光が照射されている場合は、事情が複雑となるが、
はぼ次式で表現される。
Ｉ ＝ ｑ μＮ ｃ （Ｆ） Ｖ／Ｌ＋ＫＶ２ θμ
／４πＬ３ ・・・拳・・・・ （２） ここで、ｑは電荷、Ｎｃ（Ｆ）は電界が印加されていな
い状態における入射光強度Ｆに対応する伝導帯の電子濃
度である。
／４πＬ３ ・・・拳・・・・ （２） ここで、ｑは電荷、Ｎｃ（Ｆ）は電界が印加されていな
い状態における入射光強度Ｆに対応する伝導帯の電子濃
度である。
式（２）における第１項は入射光強度Ｆに依存して変化
する電流を表わし、第２項は５ＣＬＣを表わしている。
する電流を表わし、第２項は５ＣＬＣを表わしている。
すなわち、第４図（ａ）と（ｂ）の各グラフにおける定
常状態での電流値の差は第１項による電流の差が反映し
ている。
常状態での電流値の差は第１項による電流の差が反映し
ている。
しかし、すでに述べたように電圧印加直後の初期状態で
は、第２項が十分に大きくなるために、第１項の入射光
強度Ｆの差による電流値の差は反映されにくくなる。言
い換えれば、電圧印加直後は電流の光強度依存性が小さ
くなると考えることができる。このことが結果的に、従
来方式のイメージ・センサ等の誤動作を惹起していたわ
けである。
は、第２項が十分に大きくなるために、第１項の入射光
強度Ｆの差による電流値の差は反映されにくくなる。言
い換えれば、電圧印加直後は電流の光強度依存性が小さ
くなると考えることができる。このことが結果的に、従
来方式のイメージ・センサ等の誤動作を惹起していたわ
けである。
ところで、第５図に示されるように、繰返しノ々ルス電
圧が印加されている場合、電圧印加後５０μｓｅｃでの
電流Ｉｐはノくルス周波数に依存して低下し、特にある
程度高い周波数領域では、電流Ｉｐの光強度依存性が高
くなる、という現象がみちれる。この現象は、上記の考
え方から次のように理解することができる。
圧が印加されている場合、電圧印加後５０μｓｅｃでの
電流Ｉｐはノくルス周波数に依存して低下し、特にある
程度高い周波数領域では、電流Ｉｐの光強度依存性が高
くなる、という現象がみちれる。この現象は、上記の考
え方から次のように理解することができる。
すなわち、ある程度高い周波数の繰返しノ（ルス電圧が
印加されると、浅いトラップ準位から電子の抜は出す余
裕がないために、電子は浅いトラップ準位に常に存在す
るようになる。そのために、式（２）の第２項のθが初
期状態で十分に大きくならず、その分電流ＩＰが減少す
るとともに、第１項の電流が電流Ｉｐに大きく反映する
わけであ。
印加されると、浅いトラップ準位から電子の抜は出す余
裕がないために、電子は浅いトラップ準位に常に存在す
るようになる。そのために、式（２）の第２項のθが初
期状態で十分に大きくならず、その分電流ＩＰが減少す
るとともに、第１項の電流が電流Ｉｐに大きく反映する
わけであ。
る。すなわち、光強度Ｆの差が電流Ｉｐに十分反映する
ことになる。
ことになる。
なお、以上説明したような電圧印加後の電流過渡応答の
特徴は、浅いトラップ準位が多く存在することが知られ
ている薄膜半導体において顕著であると考えられる。
特徴は、浅いトラップ準位が多く存在することが知られ
ている薄膜半導体において顕著であると考えられる。
さて、以上説明した実験結果およびその理論的考察に基
づいて、再び第１図および第２図に示されるマトリクス
回路に話を戻す。
づいて、再び第１図および第２図に示されるマトリクス
回路に話を戻す。
第１図および第２図に示されるマトリクス回路において
、各ブロックには第３図に示されたタイミングで電圧Ｖ
ｉが印加されている。第３図のタイミング−チャートに
おいて、各ブロックが電圧Ｖｉの印加によって能動状態
となる各期間の間に、どのブロックも能動状態とならな
い期間を設けることが可能である。そして、この設けら
れた期間に全ブロックに電圧を印加するならば、任意の
１ブロツクにとっては能動状態となる前に特定周期のパ
ルス電圧が印加されたことになる。この電圧Ｖｉのタイ
ミング・チャートが第７図に示されている。
、各ブロックには第３図に示されたタイミングで電圧Ｖ
ｉが印加されている。第３図のタイミング−チャートに
おいて、各ブロックが電圧Ｖｉの印加によって能動状態
となる各期間の間に、どのブロックも能動状態とならな
い期間を設けることが可能である。そして、この設けら
れた期間に全ブロックに電圧を印加するならば、任意の
１ブロツクにとっては能動状態となる前に特定周期のパ
ルス電圧が印加されたことになる。この電圧Ｖｉのタイ
ミング・チャートが第７図に示されている。
第７図は、第１図および第２図に示されるマトリクス回
路のブロック数ｍ＝５とした場合の印加電圧Ｖｉ（１≦
ｉ≦５）のタイミング・チャートであり、本発明による
マトリクス回路駆動方法の第１実施例である。
路のブロック数ｍ＝５とした場合の印加電圧Ｖｉ（１≦
ｉ≦５）のタイミング・チャートであり、本発明による
マトリクス回路駆動方法の第１実施例である。
第４ブロツクに印加される電圧ｖ４を例にとれば、第４
ブロツクが能動状態となる期間Ｔ４の前には繰返しパル
ス電圧が印加されている。これら縁返しパルス電圧は、
第１ブロツクないし第３ブロツクが能動状態となる期間
Ｔ１ないしＴ３以外の期間ＰｌないしＰ４しこ電圧■１
ないしｖ５を印加することによって得ることができる。
ブロツクが能動状態となる期間Ｔ４の前には繰返しパル
ス電圧が印加されている。これら縁返しパルス電圧は、
第１ブロツクないし第３ブロツクが能動状態となる期間
Ｔ１ないしＴ３以外の期間ＰｌないしＰ４しこ電圧■１
ないしｖ５を印加することによって得ることができる。
この事情は、むろん第」ブロックに限らずすべてのブロ
ックにとって共通である。
ックにとって共通である。
このような電圧Ｖｉを印加することで、単位素子ｅＩＪ
の光電流の光強度依存性が高まることは、すでに説明し
た。
の光電流の光強度依存性が高まることは、すでに説明し
た。
しかし実際の動作において、各ブロックの能動状態の期
間の割合Ｔｉ／（Ｔｉ＋Ｐｉ）は大きい方か望ましい。
間の割合Ｔｉ／（Ｔｉ＋Ｐｉ）は大きい方か望ましい。
言い換えれば、繰返しパルスのデユーティは小さい方が
望ましい。このデユーティの最大値はＰｉ／（Ｔｉ＋Ｐ
ｉ）であるが、第８図に示されるように、デユーティを
小さくしても電流Ｉｐの光強度依存性はあまり低下しな
いことがわかる。したがって、能動状態の割合をほとん
ど低下させずに特性改善が可能である。ただし第８図に
示されたグラフは、横軸に繰返し電圧パルスのデユーテ
ィをとり、縦軸に１００（ｌｘ）の時の電流Ｉｐ（１０
０）と１０（ＩＸ）（７）時の電流Ｉｐ（１０）との比
［Ｉｐ（１００）／Ｉｐ（１０）］がとられている。
望ましい。このデユーティの最大値はＰｉ／（Ｔｉ＋Ｐ
ｉ）であるが、第８図に示されるように、デユーティを
小さくしても電流Ｉｐの光強度依存性はあまり低下しな
いことがわかる。したがって、能動状態の割合をほとん
ど低下させずに特性改善が可能である。ただし第８図に
示されたグラフは、横軸に繰返し電圧パルスのデユーテ
ィをとり、縦軸に１００（ｌｘ）の時の電流Ｉｐ（１０
０）と１０（ＩＸ）（７）時の電流Ｉｐ（１０）との比
［Ｉｐ（１００）／Ｉｐ（１０）］がとられている。
次に、本発明の一実施例である第７図のタイミング命チ
ャートを第１図および第２図に適用する場合の問題点と
その解決法とを説明する。
ャートを第１図および第２図に適用する場合の問題点と
その解決法とを説明する。
第７図に示されるタイミングで全ブロック電圧が印加さ
れると、期間Ｐｉにおいてはライン１１〜１４に大きな
電流が流れる。この電流がアンプ５あるいはアンプ６〜
９に入力すると、アンプのダイナミックΦレンジを越え
てしまう可能性があり、アンプの特性に悪影響を与える
。この問題を解決するには、第１図におけるマトリクス
回路では、全ブロックに電圧が印加される期間Ｐｉに限
りライン１１〜１４が全て接地されるよう′にスイッチ
１〜４を動作させればよい。
れると、期間Ｐｉにおいてはライン１１〜１４に大きな
電流が流れる。この電流がアンプ５あるいはアンプ６〜
９に入力すると、アンプのダイナミックΦレンジを越え
てしまう可能性があり、アンプの特性に悪影響を与える
。この問題を解決するには、第１図におけるマトリクス
回路では、全ブロックに電圧が印加される期間Ｐｉに限
りライン１１〜１４が全て接地されるよう′にスイッチ
１〜４を動作させればよい。
また、第２図におけるマトリクス回路では、アンプ６〜
９の前段に７ヘイパス回路を設けることで問題は解決さ
れる。
９の前段に７ヘイパス回路を設けることで問題は解決さ
れる。
第９図には、第２図におけるアンプ６の前段にショット
キー・ダイオード２０を接続して、ライン１１の大電流
を逃がすバイパス回路の一例が示されている。むろん、
他のアンプ７．８．’９にも同様のバイパス回路が設け
られる。ショットキー・ダイオード２０は、第１０図に
示されるように、順方向であっても電圧■が小さいと電
流工がほとんど流れず、ある程度電圧■が高くなると急
速に抵抗が小さくなって大きな電流工が流れる、という
Ｖ−Ｉ特性を有している。この特性を利用すると、たと
えば、ラインｌ□ （他のライン１２〜１４でも同じ）
に大きな電流が流れてアンプ６が飽和状態となってもシ
ョットキー・ダイオード２０の抵抗が小さくなるために
アンプ６の入力電圧の上昇を防ぐことができる。また逆
に、あるブロックが能動状態となってライン１１の電流
が小さくなると、アンプの入力電圧は十分低いのでショ
ットキー・ダイオード２０は高抵抗状態となっており、
ライン１１の電流はアンプ６へそのまま入力する。
キー・ダイオード２０を接続して、ライン１１の大電流
を逃がすバイパス回路の一例が示されている。むろん、
他のアンプ７．８．’９にも同様のバイパス回路が設け
られる。ショットキー・ダイオード２０は、第１０図に
示されるように、順方向であっても電圧■が小さいと電
流工がほとんど流れず、ある程度電圧■が高くなると急
速に抵抗が小さくなって大きな電流工が流れる、という
Ｖ−Ｉ特性を有している。この特性を利用すると、たと
えば、ラインｌ□ （他のライン１２〜１４でも同じ）
に大きな電流が流れてアンプ６が飽和状態となってもシ
ョットキー・ダイオード２０の抵抗が小さくなるために
アンプ６の入力電圧の上昇を防ぐことができる。また逆
に、あるブロックが能動状態となってライン１１の電流
が小さくなると、アンプの入力電圧は十分低いのでショ
ットキー・ダイオード２０は高抵抗状態となっており、
ライン１１の電流はアンプ６へそのまま入力する。
以上の説明は、第７図に示されたタイミングで電圧Ｖｉ
を印加する本発明の第１の実施例であったが、このよう
に全ブロックに常に繰返し電圧パルスを印加することは
必ずしも必要ではない。任意のあるブロックが能動状態
となる前に、適当回数にの電圧パルスが印加されていれ
ば、効果は十分に上がることがわかっている。
を印加する本発明の第１の実施例であったが、このよう
に全ブロックに常に繰返し電圧パルスを印加することは
必ずしも必要ではない。任意のあるブロックが能動状態
となる前に、適当回数にの電圧パルスが印加されていれ
ば、効果は十分に上がることがわかっている。
第１１図は、横軸にパルス数ｋ、縦軸 に電流Ｉｐをと
り、パルス数にと電流Ｉｐとの関係を示すグラフである
。曲線２１は１００（ＩＸ）の場合、曲線 ２２は１０
（ＩＸ）の場合を各々示している。このグラフに示され
るように、あらかしめ印加する電圧パルスのパルス数ｋ
が１０であっても５であっても、１００（ｌｘ）の場合
の電流Ｉｐ（ｔｏｏ）と１０（ＩＸ）の場合の電流ＩＰ
（１０）との比［Ｉｐ （１００）／Ｉｐ （１０）］
は十分大きな値になることがわかる。
り、パルス数にと電流Ｉｐとの関係を示すグラフである
。曲線２１は１００（ＩＸ）の場合、曲線 ２２は１０
（ＩＸ）の場合を各々示している。このグラフに示され
るように、あらかしめ印加する電圧パルスのパルス数ｋ
が１０であっても５であっても、１００（ｌｘ）の場合
の電流Ｉｐ（ｔｏｏ）と１０（ＩＸ）の場合の電流ＩＰ
（１０）との比［Ｉｐ （１００）／Ｉｐ （１０）］
は十分大きな値になることがわかる。
以下、第１図および第２図に概略的に示されたマトリク
ス回路の具体例を示し、それら具体例を用いて第７図に
示された本発明によるマトリクス回路駆動方法の第１実
施例をさらに詳細に説明する。
ス回路の具体例を示し、それら具体例を用いて第７図に
示された本発明によるマトリクス回路駆動方法の第１実
施例をさらに詳細に説明する。
第１２図に示された回路図は、第１図に示されたマトリ
クス回路の具体例である。ただし、第１２図においては
、薄膜半導体の単位素子ｅｉｊは３２個で１ブロツクを
形成し、そのブロックが６４個接続されてマトリクス部
２３を構成している。したがって、この場合ｍ＝６４．
ｎ＝３２である。
クス回路の具体例である。ただし、第１２図においては
、薄膜半導体の単位素子ｅｉｊは３２個で１ブロツクを
形成し、そのブロックが６４個接続されてマトリクス部
２３を構成している。したがって、この場合ｍ＝６４．
ｎ＝３２である。
マトリクス部２３は次の工程で作製される。先ず、グロ
ー放電装置内に洗浄されたガラス基板（コーニング社製
、７０５９ガラス）をアノードに設置した後、装置ξ内
を真空度１０− Ｔｏｒｒにした。
ー放電装置内に洗浄されたガラス基板（コーニング社製
、７０５９ガラス）をアノードに設置した後、装置ξ内
を真空度１０− Ｔｏｒｒにした。
次に、高純度モノシランガス（ＳｉＨｏ）をｌＯ３ＣＣ
Ｍ （ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ ）の流量で、
また、高純度水素ガス（Ｈ２）で１０ｐｐｍに希釈され
たフォスフインガス（ＰＨ３）を５ＳＣＣＭの流量に装
置内に流入させた。この時、装置内の圧力は０、ＩＴｏ
ｒｒに保たれた。次に、乎行板型電極間に周波数１３５
６ＭＨｚの高周波を印加し、グロー放電を起した。そし
て、ガラス基板上にａ−３ｉ層を約７０００Ａ堆積させ
た。この時、ガラス基板は２００ °Ｃに保っておいた
。引き続いて、ＳｉＨ４を２ＳＣＣＭの流量で、又、高
純度水素ガス（Ｈ２） テ１０００ｐｐｍに希釈された
ＰＨ３ガスを１０３００Ｍの流量で装置内に流入させ、
同様にグロー放電させることで前記ａ−３ｉ層上に低抵
抗のｎ＋層を約１ｏｏｏＡ堆積させた。
Ｍ （ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ ）の流量で、
また、高純度水素ガス（Ｈ２）で１０ｐｐｍに希釈され
たフォスフインガス（ＰＨ３）を５ＳＣＣＭの流量に装
置内に流入させた。この時、装置内の圧力は０、ＩＴｏ
ｒｒに保たれた。次に、乎行板型電極間に周波数１３５
６ＭＨｚの高周波を印加し、グロー放電を起した。そし
て、ガラス基板上にａ−３ｉ層を約７０００Ａ堆積させ
た。この時、ガラス基板は２００ °Ｃに保っておいた
。引き続いて、ＳｉＨ４を２ＳＣＣＭの流量で、又、高
純度水素ガス（Ｈ２） テ１０００ｐｐｍに希釈された
ＰＨ３ガスを１０３００Ｍの流量で装置内に流入させ、
同様にグロー放電させることで前記ａ−３ｉ層上に低抵
抗のｎ＋層を約１ｏｏｏＡ堆積させた。
更に、上記ｎ＋層上にＡＩを約２００ＯＡ真空蒸着法に
より蒸着した後、通常のフォトリソグラフィー技術を用
いて電極および下層の配線となる部分以外のＡｌ蒸着層
が除去された。
より蒸着した後、通常のフォトリソグラフィー技術を用
いて電極および下層の配線となる部分以外のＡｌ蒸着層
が除去された。
次いで、露出したｎ＋層がＡＩパターンをマスクとして
ドライエツチング法によって取り除かれ中位素子ｅｉＪ
が完成する。
ドライエツチング法によって取り除かれ中位素子ｅｉＪ
が完成する。
つづいて、単位素子Ｃ・Ｊをマトリクス状に配線する。
まず、ポリイミド樹脂（商品名ＰＩＱ−ポリイミドイソ
インドロキナゾリンジオン）を塗布しベーキングした後
、フォトリソグラフィ一工程によって上層配線との導通
をとるだめのコンタクトホールを開けた。そして真空蒸
着法によってアルミニウムＡｔを約５０００Ａｇ着し、
再びフォトリソグラフィ一工程によって上層配線を形成
した。
インドロキナゾリンジオン）を塗布しベーキングした後
、フォトリソグラフィ一工程によって上層配線との導通
をとるだめのコンタクトホールを開けた。そして真空蒸
着法によってアルミニウムＡｔを約５０００Ａｇ着し、
再びフォトリソグラフィ一工程によって上層配線を形成
した。
以上の工程によって形成されたマトリクス部２３は、印
加電圧Ｖｉを供給する共通電極側駆動部２４（以下、共
通部２４と記す）と、単位素子ｅｉ、Ｈの光電流を入力
し時系列信号として出力する個別電極側駆動部２５（以
下、個別部２５と記す）とに各々接続されている。
加電圧Ｖｉを供給する共通電極側駆動部２４（以下、共
通部２４と記す）と、単位素子ｅｉ、Ｈの光電流を入力
し時系列信号として出力する個別電極側駆動部２５（以
下、個別部２５と記す）とに各々接続されている。
共通部２４は次のように構成される。シフトレジスタ２
６（ここでは６４ビツト）の並列出力端子は、インバー
タＩＮｉ （１≦ｉ≦６４、以下同じ）の入力端子およ
びＩ・ランジスタＴＲ１１のゲート端子にそれぞれ接続
され、インバータＩＮｉの出力端子はトランジスタＴＲ
１（、のゲート端子に接続されている。また、ＤＣ電源
２７のプラス端子はトランジスタＴＲ１１のソース端子
（またはドレイン端子）に接続され、マイナス端子は接
地され、−かつトランジスタＴＲ１Ｏのドレイン端子（
またはソース端子）に接続されている。トランジスタＴ
Ｒｉ １のドレイン端子（またはソース端子）とトラ
ンジスタＴＲｉｏのソース端子（またはドレイン端子）
はともに、マトリクス部２３の単位素子ｅｉｊの共通端
子に接続されて印加電圧Ｖｉを供給する。
６（ここでは６４ビツト）の並列出力端子は、インバー
タＩＮｉ （１≦ｉ≦６４、以下同じ）の入力端子およ
びＩ・ランジスタＴＲ１１のゲート端子にそれぞれ接続
され、インバータＩＮｉの出力端子はトランジスタＴＲ
１（、のゲート端子に接続されている。また、ＤＣ電源
２７のプラス端子はトランジスタＴＲ１１のソース端子
（またはドレイン端子）に接続され、マイナス端子は接
地され、−かつトランジスタＴＲ１Ｏのドレイン端子（
またはソース端子）に接続されている。トランジスタＴ
Ｒｉ １のドレイン端子（またはソース端子）とトラ
ンジスタＴＲｉｏのソース端子（またはドレイン端子）
はともに、マトリクス部２３の単位素子ｅｉｊの共通端
子に接続されて印加電圧Ｖｉを供給する。
次に、個別部２５の構成を示す。トランジスタＴ ＲＡ
Ｊ Ｏ（１≦ｊ≦３２．以下同じ）のソース端子（ま
たはドレイン端子）は、マトリクス部２３のラインｌｊ
に各々接続されるとともに、トランジスタＴ ＲＡ ｊ
ｒソース端子（またはドレイン端子）に接続されてい
る。シフトレジスタ２８（ここでは３２ビット）の並列
出力端子は、インバータＩＮｊの入力端子に接続される
とともに、トランジスタＴＲＡｊｌのゲート端子に接続
されている。トランジスタＴＲＡｊ、のドレイン端子（
またはソース端子）はアンプ２９の入力端子に接続され
、トランジスタＴＲＡｊＯのドレイン端子（またはソー
ス端子）は接地されているやこのマトリクス回路を本発
明による駆動方法で動作させる場合を次に説明する。
Ｊ Ｏ（１≦ｊ≦３２．以下同じ）のソース端子（ま
たはドレイン端子）は、マトリクス部２３のラインｌｊ
に各々接続されるとともに、トランジスタＴ ＲＡ ｊ
ｒソース端子（またはドレイン端子）に接続されてい
る。シフトレジスタ２８（ここでは３２ビット）の並列
出力端子は、インバータＩＮｊの入力端子に接続される
とともに、トランジスタＴＲＡｊｌのゲート端子に接続
されている。トランジスタＴＲＡｊ、のドレイン端子（
またはソース端子）はアンプ２９の入力端子に接続され
、トランジスタＴＲＡｊＯのドレイン端子（またはソー
ス端子）は接地されているやこのマトリクス回路を本発
明による駆動方法で動作させる場合を次に説明する。
まず、第７図に示されたタイミングで電圧Ｖｉ奢印加す
るために、第１３図に示されるノ々ルス信号Ｓ１を共通
部２４のシフトレジスタ２６に入力し、５０ＫＨｚのシ
フトパルスによって順次シフトさせる。
るために、第１３図に示されるノ々ルス信号Ｓ１を共通
部２４のシフトレジスタ２６に入力し、５０ＫＨｚのシ
フトパルスによって順次シフトさせる。
木実施例では、パルス信号Ｓ１の周期Ｔａは５ 、 ｌ
２ Ｉｎ Ｓ ｅ Ｃ、繰返しノくルスのノぐルス幅
ΔＰは２０ｇ５ｅｃ、そして繰返しパルスの間隔あるい
は任意のブロックを能動状態にするための電圧か印加さ
れる期間６丁は６０７ｉｓｅｃである。
２ Ｉｎ Ｓ ｅ Ｃ、繰返しノくルスのノぐルス幅
ΔＰは２０ｇ５ｅｃ、そして繰返しパルスの間隔あるい
は任意のブロックを能動状態にするための電圧か印加さ
れる期間６丁は６０７ｉｓｅｃである。
第１２図における第１ブロツク（サフィックス１−１）
を例にとると、シフトレジスタ２６のＲ１の内容がハイ
レベルであれば、トランジスタＴＲ，□がＯＮになり、
ＤＣ電源２７の電圧Ｖが印加電圧ｖ１ として第１ブロ
ツクへ供給される。
を例にとると、シフトレジスタ２６のＲ１の内容がハイ
レベルであれば、トランジスタＴＲ，□がＯＮになり、
ＤＣ電源２７の電圧Ｖが印加電圧ｖ１ として第１ブロ
ツクへ供給される。
Ｒ４の内容がローレベルになると、トランジスタＴＲ１
，はＯＦＦとなり、逆にインへ−タ１Ｎ１によってハイ
レベルがトランジスタＴＲ，。のゲート端子に印加され
る。そのためにトランジスタＴＲユ。がＯＮとなり、第
１ブロツクの共通端子は接地されて電圧Ｖ、＝Ｏとなる
。従って、第１３図に示されるパルス信号ｓ１がシフト
レジスタ２６のＲ１を通過することで印加電圧ｖ１を同
タイミングで変化させることができる。この事情は、時
間的−な遅れを別にして、他のブロックの印加電圧■２
〜Ｖ、４についても同じであるから、パルス信号Ｓ１に
よって第７図に示されるようなタイミングで印加電圧Ｖ
ｉを得ることができる。
，はＯＦＦとなり、逆にインへ−タ１Ｎ１によってハイ
レベルがトランジスタＴＲ，。のゲート端子に印加され
る。そのためにトランジスタＴＲユ。がＯＮとなり、第
１ブロツクの共通端子は接地されて電圧Ｖ、＝Ｏとなる
。従って、第１３図に示されるパルス信号ｓ１がシフト
レジスタ２６のＲ１を通過することで印加電圧ｖ１を同
タイミングで変化させることができる。この事情は、時
間的−な遅れを別にして、他のブロックの印加電圧■２
〜Ｖ、４についても同じであるから、パルス信号Ｓ１に
よって第７図に示されるようなタイミングで印加電圧Ｖ
ｉを得ることができる。
一方、個別部２５は、印加電圧Ｖｉが印加されて印加電
圧Ｖｉが零になるまでの間に、単位素子ｅＬ１〜ｅ４ｇ
の光電流を順次アンプ２９へ送出するという動作を行な
う。
圧Ｖｉが零になるまでの間に、単位素子ｅＬ１〜ｅ４ｇ
の光電流を順次アンプ２９へ送出するという動作を行な
う。
そのために、シフトレジスタ２８には第１４図（ｂ）に
示されるパルス信号Ｓ２が入力し、ＩＭＨｚのシフトパ
ルスによってシフトする。ただし、第１４図（ａ）は第
１３図におけるパルス信号Ｓ１である。
示されるパルス信号Ｓ２が入力し、ＩＭＨｚのシフトパ
ルスによってシフトする。ただし、第１４図（ａ）は第
１３図におけるパルス信号Ｓ１である。
本実施例では、パルス信号Ｓ１のパルスが立上がった時
点からパルス信号Ｓ２のパルスが立上がるまでの期間Δ
Ｐ＋ΔＴＡは２０７ｔｓｅｃ＋２８ｇ５ ｅ ｃ＝４８
ｇｓｅｃ 、パルス信号Ｓ２のパルス幅Δｒｅは１ｐｓ
ｅｃである。したがって、パルス信号Ｓ２がシフトレジ
スタ２８のＳＲ，から５Ｒ３２までシフトする期間ΔＴ
Ｂは３２ｇ５ｅｃである。
点からパルス信号Ｓ２のパルスが立上がるまでの期間Δ
Ｐ＋ΔＴＡは２０７ｔｓｅｃ＋２８ｇ５ ｅ ｃ＝４８
ｇｓｅｃ 、パルス信号Ｓ２のパルス幅Δｒｅは１ｐｓ
ｅｃである。したがって、パルス信号Ｓ２がシフトレジ
スタ２８のＳＲ，から５Ｒ３２までシフトする期間ΔＴ
Ｂは３２ｇ５ｅｃである。
一一例として、第１４図（ａ）に示されたパルス信号Ｓ
１の期間ΔＴで電圧Ｖｉが印加され単位素子ｅ ＩＪ
”” ｅ ｉｊ２が能動状態になる場合を考える。期間
ΔＴの始まりからΔＴＡ＝２８７ｚｓｅｃ経過した時点
で、シフトレジスタ２８のＳＲ１にパルス信号Ｓ２が入
力しハイレベルとなる。そのためにトランジスタＴＲＡ
ＩＩがＯＮとなり、単位素子ｅＪ１を流れる光電流がア
ンプ２９へ入力する。以下Ｉ Ｍ Ｈｚのシフトパルス
によってＳＲ２〜５Ｒ３２へとハイレベルがシフトし、
それに従って単位素子ｅｉｚ〜ｅｊｉｈの光電流が順次
アンプ２９へ入力して時系列信号Ｓｏが得られる。その
際、電圧Ｖｉが繰返しパルスである期間ΔＰは、シフト
レジスタ２８の内容が全てローレベルとなっているため
に、インへ−夕ＩＮＶｊを介してトランジスタＴＲＡ
ｊｏのゲート端子にハイレベルが印加され、トランジス
タＴＲＡｊｏがＯＮとなってラインｌｊは接地される。
１の期間ΔＴで電圧Ｖｉが印加され単位素子ｅ ＩＪ
”” ｅ ｉｊ２が能動状態になる場合を考える。期間
ΔＴの始まりからΔＴＡ＝２８７ｚｓｅｃ経過した時点
で、シフトレジスタ２８のＳＲ１にパルス信号Ｓ２が入
力しハイレベルとなる。そのためにトランジスタＴＲＡ
ＩＩがＯＮとなり、単位素子ｅＪ１を流れる光電流がア
ンプ２９へ入力する。以下Ｉ Ｍ Ｈｚのシフトパルス
によってＳＲ２〜５Ｒ３２へとハイレベルがシフトし、
それに従って単位素子ｅｉｚ〜ｅｊｉｈの光電流が順次
アンプ２９へ入力して時系列信号Ｓｏが得られる。その
際、電圧Ｖｉが繰返しパルスである期間ΔＰは、シフト
レジスタ２８の内容が全てローレベルとなっているため
に、インへ−夕ＩＮＶｊを介してトランジスタＴＲＡ
ｊｏのゲート端子にハイレベルが印加され、トランジス
タＴＲＡｊｏがＯＮとなってラインｌｊは接地される。
第１５図（ａ）は、第１２図におけるマトリクス回路に
第３図に示される従来の電圧パルスを印加した場合のア
ンプ２９の出力波形図であり、第１５図（ｂ）は、本発
明の実施例を用いた場合のアンプ２９の出力波形図であ
る。曲線３０は１００（ｌｘ）の場合、曲線３１は１０
（ＩＸ）の場合を各々示している。
第３図に示される従来の電圧パルスを印加した場合のア
ンプ２９の出力波形図であり、第１５図（ｂ）は、本発
明の実施例を用いた場合のアンプ２９の出力波形図であ
る。曲線３０は１００（ｌｘ）の場合、曲線３１は１０
（ＩＸ）の場合を各々示している。
第１５図（ａ）では、均一な照度であるにもかかわらず
、１ブロツク内の単位素子の初めと終りでは出力信号の
大きさが異なっており、なおかつ１００（ＬＸ）の場合
の１０（ｌｘ）の場合に対する出力信号の比は小さくな
っている。それに対して、第１５図（ｂ）では著しい改
善が認められる。
、１ブロツク内の単位素子の初めと終りでは出力信号の
大きさが異なっており、なおかつ１００（ＬＸ）の場合
の１０（ｌｘ）の場合に対する出力信号の比は小さくな
っている。それに対して、第１５図（ｂ）では著しい改
善が認められる。
第１６図は、第２図におけるマトリクス回路の具体的回
路図である。同図中、マトリクス部２３と共通部２４は
、第１２図と同じ回路であり、またシフトレジスタ２６
に入力するパルス信号Ｓ１も同じであるから、説明は省
略し、個別部２５の説明だけを行なう。
路図である。同図中、マトリクス部２３と共通部２４は
、第１２図と同じ回路であり、またシフトレジスタ２６
に入力するパルス信号Ｓ１も同じであるから、説明は省
略し、個別部２５の説明だけを行なう。
ショットキー・ダイオードＤｊ（１≦ｊ≦３２以下同じ
）の一方の端子は、ラインｌｊが高電位となった時に順
方向となるように各々ライン１ｊに接続され、他方の端
子は接地されている。ラインｌｊは、さらにアンプＡＭ
Ｐ ｊの入力端子にそれぞれ接続され、アンプＡＭＰｊ
の出力端子はサンプルホールド回路３２を介してシフト
レジスタ３３の並列入力端子に各々接続されている。
）の一方の端子は、ラインｌｊが高電位となった時に順
方向となるように各々ライン１ｊに接続され、他方の端
子は接地されている。ラインｌｊは、さらにアンプＡＭ
Ｐ ｊの入力端子にそれぞれ接続され、アンプＡＭＰｊ
の出力端子はサンプルホールド回路３２を介してシフト
レジスタ３３の並列入力端子に各々接続されている。
第１７図（ａ）はシフトレジスタ２６へ入力するパルス
信号Ｓ１を示している。そこで、第１７図（ａ）におけ
るパルス信号Ｓ１のパルスの間隔ΔＴに単位素子ａｉｌ
””ｅｌｊ２を能動状態にするための電圧Ｖｉが印加さ
れたとする。この時、単位素子ｅｉｌ〜ｅｊｊｌを流れ
る光電流は、アンプＡＭＰ１〜ＡＭＰ３２によって増幅
され、サンプルホールド回路３２に入力する。しかし、
サンプルホールド回路３２は、第１７図（ｂ）における
ホールド信号Ｓ３を入力しない限りアンプＡＭＰ ｊか
らの信号を保持しない。
信号Ｓ１を示している。そこで、第１７図（ａ）におけ
るパルス信号Ｓ１のパルスの間隔ΔＴに単位素子ａｉｌ
””ｅｌｊ２を能動状態にするための電圧Ｖｉが印加さ
れたとする。この時、単位素子ｅｉｌ〜ｅｊｊｌを流れ
る光電流は、アンプＡＭＰ１〜ＡＭＰ３２によって増幅
され、サンプルホールド回路３２に入力する。しかし、
サンプルホールド回路３２は、第１７図（ｂ）における
ホールド信号Ｓ３を入力しない限りアンプＡＭＰ ｊか
らの信号を保持しない。
第１７図（ｂ）に示されるように、ホールド信号Ｓ３は
期間ΔＴの最後の時点でサンプルホールド回路３２に入
力し、その持点でのアンプＡＭＰＩ〜ＡＭＰ３□の出力
がサンプルホールド回路３２に保持され、シフトレジス
タ３３に格納される。続いて、シフトレジスタ３３には
８１７図（Ｃ）に示されるような１ＭＨｚのシフトパル
スが期間ΔＴＣ＝３２ｐｓｅｃだけ印加され、格納され
た内容を直列出力端子から時系列信号Ｓ０として出力す
る。
期間ΔＴの最後の時点でサンプルホールド回路３２に入
力し、その持点でのアンプＡＭＰＩ〜ＡＭＰ３□の出力
がサンプルホールド回路３２に保持され、シフトレジス
タ３３に格納される。続いて、シフトレジスタ３３には
８１７図（Ｃ）に示されるような１ＭＨｚのシフトパル
スが期間ΔＴＣ＝３２ｐｓｅｃだけ印加され、格納され
た内容を直列出力端子から時系列信号Ｓ０として出力す
る。
第１８図（ａ）は第３図にしめされるタイミングの電圧
Ｖｉを印加した場合の時系列信号Ｓｏの波形図であり、
第１８図（ｂ）は第７図にしめされる本発明による駆動
方法を用いた場合に得られる時系列信号ＳＯの波形図で
ある。曲線３４は１００（ＬＸ）の場合、曲線３５は１
０（ｌｘ）の場合を示している。
Ｖｉを印加した場合の時系列信号Ｓｏの波形図であり、
第１８図（ｂ）は第７図にしめされる本発明による駆動
方法を用いた場合に得られる時系列信号ＳＯの波形図で
ある。曲線３４は１００（ＬＸ）の場合、曲線３５は１
０（ｌｘ）の場合を示している。
第１６図に示されたマトリクス回路の場合は、サンプル
ホールド回路によって単位素子ｅＩＪが能動状態となる
期間ΔＴの末期に信号が抽出されるために、各単位素子
が安定状態にあり出力値に前後差が見られない。しかし
、第１８図（ａ）におけるように、會然として１００（
ＬＸ）の場合の１０’（ｌｘ）の場合に対する出力信号
比は小さいままである。それに対して、本発明による駆
動方法を用いた場合は、第１８図（ｂ）に示されるよう
に著しく改善されている。
ホールド回路によって単位素子ｅＩＪが能動状態となる
期間ΔＴの末期に信号が抽出されるために、各単位素子
が安定状態にあり出力値に前後差が見られない。しかし
、第１８図（ａ）におけるように、會然として１００（
ＬＸ）の場合の１０’（ｌｘ）の場合に対する出力信号
比は小さいままである。それに対して、本発明による駆
動方法を用いた場合は、第１８図（ｂ）に示されるよう
に著しく改善されている。
なお、これまでは全て長尺イメージ・センサを一例とし
て説明してきたが、これに限定されるものではなく他の
薄膜半導体デバイスの駆動にも本発明による駆動方法は
適用されうる。゛たとえば、ＬＣＤ （液晶表示装置）
、ＥＣＤ（ｅｌｅｃｔｒｏｃｈｒｏｍｉｃ ｄｉｓｐｌ
ａｙ）等に利用されるＴＰＴ（薄膜トランジスタ）２次
元デバイスなどにも適用できる。
て説明してきたが、これに限定されるものではなく他の
薄膜半導体デバイスの駆動にも本発明による駆動方法は
適用されうる。゛たとえば、ＬＣＤ （液晶表示装置）
、ＥＣＤ（ｅｌｅｃｔｒｏｃｈｒｏｍｉｃ ｄｉｓｐｌ
ａｙ）等に利用されるＴＰＴ（薄膜トランジスタ）２次
元デバイスなどにも適用できる。
［発明の効果］
以上詳細に説明したように、本発明によるマトリクス回
路駆動方法は簡単な構成で薄膜半導体の単位素子の活動
効率を向上させるために、誤動作が発生しにくく、かつ
低コストのマトリクス回路が実現できるという大きな効
果を有する。
路駆動方法は簡単な構成で薄膜半導体の単位素子の活動
効率を向上させるために、誤動作が発生しにくく、かつ
低コストのマトリクス回路が実現できるという大きな効
果を有する。
第１図はマトリクス回路の第１の例を示す概略的回路図
、第２図はマトリクス回路の第２の例を示す概略的回路
図、第３図は印加電圧■１〜Ｖｍの印加タイミングを示
すタイミング・チャート、＄４図の各図は薄膜半導体の
光電流の時間特性を示し、第４図（ａ）はｌ’ｏＯ（Ｉ
Ｘ）の場合の特性曲線図、第４図（ｂ）は１０（ｌｘ）
の場合の特性曲線図、第４図（Ｃ）はダーク状態での特
性曲線図、第５図は薄膜半導体の光電流の周波数特性曲
線図、第６図（ａ）は半導体に電圧を印加したときの初
期状態を示す模式図、第６図（ｂ）は定常状態を示す模
式図、第７図は本発明の一実施例を示す印加電圧Ｖｉの
タイミング・チャート、第８図は繰返しパルスのデユー
ティを変化させた時の光強度依存率の変化を示す特性曲
線図、第９図は、第２図におけるマトリクス回路にダイ
オードを追加した場合の部分的配線図、第１０図は第９
図におけるダイオードの電圧−電流特性曲線図、第１１
図は薄膜半導体におけるパルス数と光電流の関係を示す
特性曲線図、第１２図は第１図におけるマトリクス回路
の具体的構成を示す伺路図、第１３図は第１２図におけ
るパルス信号Ｓｌの波形図、第１４図（１）はパルス信
号Ｓ１の波形図、第１４図（ｂ）はパルス信号Ｓ１のタ
イミングにおけるパルス信号Ｓ２の波形図、第１５図４
１）は第１２図におけるマトリクス回路で従来の駆動方
法によって得られる出力信号波形図、第１５図（ｂ）は
本発明の駆動方法によって得られる出力信号波形図、第
１６図は第２図における２トリクス回路にグイオードを
追加した具体的回路図、第１７図（ａ）、（ｂ）、（Ｃ
）はそれぞれパルス信号Ｓ、、Ｓ３ 、Ｓ４の波形図、
そして第１８図（ａ）は第１６図におけるマトリクス回
路で従来の駆動方法によって得られる出力信号波形図、
第１８図（ｂ）は本発明の駆動方法によって得られる出
力信号波形図である。 ｅ （１≦ｉ≦ｍ、１≦ｊ≦ｎ） ・・命薄膜半導体の単位素子、 ２３・・・マトリクス部、２４・・・共通電極側駆動部
、２５・・・個別電極側駆動部ｑａ ３ 図 ｇ４図 １１５図 １ｇ６ 図 （０） （ｂ） １１７図 ｉＩＳ図 デ亙−ティ（％） 第 ９ 図 第１０図 ｔａ １１図 ＡＩ！（ハ０ルスｆ９．）
、第２図はマトリクス回路の第２の例を示す概略的回路
図、第３図は印加電圧■１〜Ｖｍの印加タイミングを示
すタイミング・チャート、＄４図の各図は薄膜半導体の
光電流の時間特性を示し、第４図（ａ）はｌ’ｏＯ（Ｉ
Ｘ）の場合の特性曲線図、第４図（ｂ）は１０（ｌｘ）
の場合の特性曲線図、第４図（Ｃ）はダーク状態での特
性曲線図、第５図は薄膜半導体の光電流の周波数特性曲
線図、第６図（ａ）は半導体に電圧を印加したときの初
期状態を示す模式図、第６図（ｂ）は定常状態を示す模
式図、第７図は本発明の一実施例を示す印加電圧Ｖｉの
タイミング・チャート、第８図は繰返しパルスのデユー
ティを変化させた時の光強度依存率の変化を示す特性曲
線図、第９図は、第２図におけるマトリクス回路にダイ
オードを追加した場合の部分的配線図、第１０図は第９
図におけるダイオードの電圧−電流特性曲線図、第１１
図は薄膜半導体におけるパルス数と光電流の関係を示す
特性曲線図、第１２図は第１図におけるマトリクス回路
の具体的構成を示す伺路図、第１３図は第１２図におけ
るパルス信号Ｓｌの波形図、第１４図（１）はパルス信
号Ｓ１の波形図、第１４図（ｂ）はパルス信号Ｓ１のタ
イミングにおけるパルス信号Ｓ２の波形図、第１５図４
１）は第１２図におけるマトリクス回路で従来の駆動方
法によって得られる出力信号波形図、第１５図（ｂ）は
本発明の駆動方法によって得られる出力信号波形図、第
１６図は第２図における２トリクス回路にグイオードを
追加した具体的回路図、第１７図（ａ）、（ｂ）、（Ｃ
）はそれぞれパルス信号Ｓ、、Ｓ３ 、Ｓ４の波形図、
そして第１８図（ａ）は第１６図におけるマトリクス回
路で従来の駆動方法によって得られる出力信号波形図、
第１８図（ｂ）は本発明の駆動方法によって得られる出
力信号波形図である。 ｅ （１≦ｉ≦ｍ、１≦ｊ≦ｎ） ・・命薄膜半導体の単位素子、 ２３・・・マトリクス部、２４・・・共通電極側駆動部
、２５・・・個別電極側駆動部ｑａ ３ 図 ｇ４図 １１５図 １ｇ６ 図 （０） （ｂ） １１７図 ｉＩＳ図 デ亙−ティ（％） 第 ９ 図 第１０図 ｔａ １１図 ＡＩ！（ハ０ルスｆ９．）
Claims (1)
- （１） 電圧を印加することで能動状態となる薄膜半導
体の単位素子が複数接続され各眼位素子に同１１）に電
圧が印加されるように構成されたプロ。 りを複数有し、該複数ブロックに順次電圧を印加するこ
とで前記複数の単位素子をブロック毎に＋ｎｒ４次能動
状態にするマトリクス回路の駆動方法において、 前記複数ブロックの中の任意の１ブロツクを能動状態に
するための電圧を印加する時点以前の期間で、かつ前記
１ノロツク以外のブロックを能動状態にするだめの電圧
が印加されていない期間に、前記１ブロックに゛電圧を
印加することを特徴とするマトリクス回路駆動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218711A JPS60112361A (ja) | 1983-11-22 | 1983-11-22 | マトリクス回路駆動方法 |
| DE19843442605 DE3442605A1 (de) | 1983-11-22 | 1984-11-22 | Verfahren zum ansteuern einer matrixschaltung |
| GB08429542A GB2151874B (en) | 1983-11-22 | 1984-11-22 | Driving a matrix of thin-film light-sensitive or display elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218711A JPS60112361A (ja) | 1983-11-22 | 1983-11-22 | マトリクス回路駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112361A true JPS60112361A (ja) | 1985-06-18 |
| JPH0137062B2 JPH0137062B2 (ja) | 1989-08-03 |
Family
ID=16724229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58218711A Granted JPS60112361A (ja) | 1983-11-22 | 1983-11-22 | マトリクス回路駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS60112361A (ja) |
| DE (1) | DE3442605A1 (ja) |
| GB (1) | GB2151874B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139673A (ja) * | 1984-07-31 | 1986-02-25 | Canon Inc | マトリクス回路 |
| DE10008093B4 (de) * | 2000-02-22 | 2007-07-05 | Ifm Electronic Gmbh | Kapazitives Füllstandsmessgerät |
| JP4315408B2 (ja) | 2001-03-09 | 2009-08-19 | キヤノン株式会社 | マルチチップ型イメージセンサ装置およびマルチチップ型イメージセンサの信号読み出し方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136689A (en) * | 1981-02-17 | 1982-08-23 | Sharp Kk | Method of driving indicator |
| JPS58172057A (ja) * | 1982-04-02 | 1983-10-08 | Hitachi Ltd | 光学読取装置 |
-
1983
- 1983-11-22 JP JP58218711A patent/JPS60112361A/ja active Granted
-
1984
- 1984-11-22 DE DE19843442605 patent/DE3442605A1/de active Granted
- 1984-11-22 GB GB08429542A patent/GB2151874B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3442605A1 (de) | 1985-05-30 |
| GB2151874B (en) | 1987-05-28 |
| DE3442605C2 (ja) | 1989-07-06 |
| GB8429542D0 (en) | 1985-01-03 |
| JPH0137062B2 (ja) | 1989-08-03 |
| GB2151874A (en) | 1985-07-24 |
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