JPH04359569A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレー、イメー
ジスキャナなどに用いられる薄膜半導体、特に薄膜トラ
ンジスタおよび薄膜トランジスタ型光電変換素子への電
気特性の安定化および高信頼性を実現することが可能な
薄膜半導体に関する。

【０００２】

【従来の技術】従来、薄膜トランジスタは、図１１に示
すように、ゲート電極２、ゲート絶縁層３、薄膜半導体
層４、オーミックコンタクト層５、ソース、ドレイン電
極層を順次形成後、このソース、ドレイン電極層をエッ
チングすることで、ソース、ドレイン電極６，７を形成
した構造を有する。ｎ＋層であるオーミックコンタクト
層５をエッチングにより除去することにより薄膜半導体
層４が露出され、その表面が保護層８で被われる。

【０００３】

【発明が解決しようとしている課題】前述のような従来
の薄膜トランジスタ、および薄膜トランジスタ型光電変
換素子のような薄膜半導体装置は、図１１に示すように
、ソース、ドレイン電極６，７間でｎ＋層であるオーミ
ックコンタクト層５をエッチングし、薄膜半導体層４を
露出させ、その表面を保護層８で被った構造である。 なお符号１は絶縁性基板、２はゲート電極、３はゲート
絶縁層である。このため、ソース、ドレイン電極６，７
間では、薄膜半導体層４表面は保護層８側からの電気的
外乱の影響を受けやすい構造となっている。またオーミ
ックコンタクト層５のエッチングを反応性イオンエッチ
ング（以下「ＲＩＥ」）等で行った場合、ＲＩＥによる
半導体表面への入射イオンなどにより、薄膜半導体層４
の表面はダメージを受ける。さらに、薄膜半導体の表面
保護層を、たとえばプラズマＣＶＤ等の製法による窒化
シリコン膜で形成した場合、薄膜半導体層４の表面がプ
ラズマによるダメージを受け、薄膜半導体層４と保護層
８界面に欠陥準位が多く形成されていると想定される。

【０００４】この結果、従来の薄膜トランジスタおよび
薄膜トランジスタ型光電変換素子のような薄膜半導体装
置は、電気的外乱に弱く、また薄膜半導体層４と保護層
８の界面欠陥による電気特性の変動が生じやすいなど、
電気特性の安定性や信頼性に欠けるという大きな問題が
あった。

【０００５】

【課題を解決するための手段】本発明は、第１のゲート
電極、第１のゲート絶縁層、薄膜半導体層、オーミック
層、ソース、ドレイン電極および保護層を順次積層して
成る薄膜半導体装置において、前記保護層を第２のゲー
ト絶縁層とし、前記ソース電極およびドレイン電極間に
おいて前記第２のゲート絶縁層上に第２のゲート電極を
形成したことを特徴とする。

【０００６】すなわち、前述のような従来の薄膜トラン
ジスタ、薄膜トランジスタ型光電変換素子等の薄膜半導
体装置の問題点を解決するために、本発明は、薄膜半導
体装置の保護層上のソース、ドレイン電極間で露出した
薄膜半導体の上に第２のゲート電極を形成したことを特
徴としている。

【０００７】これにより、薄膜半導体装置の安定性を確
保し、電気特性が優れ、かつ高信頼性である新規な素子
を提供することが可能となった。

【０００８】以下、本発明を実施例にもとづき説明する
。

【０００９】

【実施例】

（第１の実施例）図１は、本発明による薄膜半導体装置
としての薄膜トランジスタ型光電変換素子の断面図であ
る。この薄膜トランジスタ型光電変換素子は、絶縁性基
板１、ゲート電極２、ゲート絶縁層３、薄膜半導体層４
、オーミックコンタクト層５、ソース、ドレイン電極６
，７、および保護層８を備え、ソース、ドレイン電極６
，７間の間隙を被うように第２のゲート電極９が設けら
れている。

【００１０】図１に示した本発明の薄膜トランジスタ型
光電変換素子の製造は、下記のような工程にしたがって
行なわれる： （１）絶縁性基板１に第１のゲート電極２をＣｒで選択
形成し、続いて第１のゲート絶縁膜３となる水素化アモ
ルファスシリコン窒化膜（ａ−ＳｉＮｘ：Ｈ以下「窒化
シリコン膜」）を３０００Å、薄膜半導体４となる水素
化アモルファスシリコン（以下ａ−Ｓｉ：Ｈ）を５００
０Å、ｎ＋層５を１５００Åの厚さでそれぞれプラズマ
ＣＶＤ法により順次堆積する。

【００１１】（２）後にソース、ドレイン電極６，７と
なるアルミニュウム層を３０００Åの厚さでスパッタリ
ング法で堆積後、ソース、ドレイン電極のパターニング
用の感光性レジストを塗布する。

【００１２】（３）つぎに感光性レジストを所望のパタ
ーンにパターニング後、感光性レジストをマスクとして
ソース、ドレイン電極６，７をウェットエッチングによ
り形成する。

【００１３】（４）感光性レジストをマスクとして、Ｒ
ＩＥによりｎ＋層であるオーミックコンタクト層５をエ
ッチング深さ２０００Åの厚さまでエッチングし、さら
に所望のパターンに感光性レジストでパターニング後、
素子分離をＲＩＥで行う。

【００１４】（５）工程（４）で形成された薄膜半導体
の表面に、窒化シリコン膜の保護層８をプラズマＣＶＤ
法により形成する。

【００１５】（６）保護層８表面に、光透過性電極とし
てＩＴＯ膜をスパッタリング法で３０００Åの厚さで形
成し、さらにソース、ドレイン電極６，７間の間隙を被
うようにパターニングして第２のゲート電極９を形成す
る。

【００１６】比較のために、同一基板上に、本発明の薄
膜トランジスタ型光電変換素子（Ａ）と、図１１に示し
た構造の従来方法の薄膜トランジスタ型光電変換素子（
Ｂ）を作成した。

【００１７】薄膜トランジスタ型光電変換素子の電気特
性は、暗電流Ｉｄ、暗電流のスレッショルド電圧Ｖｔｈ
、光電流Ｉｐおよびその温度特性で代表される。

【００１８】本発明の薄膜トランジスタ型光電変換素子
において、第１のゲート電極の電位によるスレッショル
ド電圧Ｖｔｈ１は、前記第２のゲート電極の電位によっ
て変化させることができる。前記の製造方法で作成した
薄膜トランジスタ型光電変換素子においては、第２のゲ
ート電極の電位をソース電極の電位と同電位にすること
により、本発明の薄膜トランジスタ型光電変換素子の第
１のゲート電極の電位によるスレッショルド電圧Ｖｔｈ
１は、従来方法の薄膜トランジスタ型光電変換素子のス
レッショルド電圧Ｖｔｈとほとんど同じ値にできる。本
発明の薄膜トランジスタ型光電変換素子は、第２のゲー
ト電極の電位をソース電極と同電位にして従来方法の薄
膜トランジスタ型光電変換素子との比較をする。

【００１９】また本発明の薄膜トランジスタ型光電変換
素子の第２のゲート電極の電位によるスレッショルド電
圧Ｖｔｈ２は、第１のゲート電極をソース電極と同電位
にすると約５〜８Ｖとなる。

【００２０】図２は、本発明の薄膜トランジスタ型光電
変換素子（Ａ）および従来方法の薄膜トランジスタ型光
電変換素子（Ｂ）に対して、ソース、ドレイン電極間に
電圧を印加し、暗電流Ｉｄと光電流Ｉｐの電圧印加後の
時間変化を示したものである。図２（ｂ）に示す従来の
薄膜トランジスタ型光電変換素子の暗電流Ｉｄ、光電流
Ｉｐは、ともに電圧印加後、時間の経過に伴って値の増
加が生じる。

【００２１】一方、本発明の薄膜トランジスタ型光電変
換素子の暗電流Ｉｄ、光電流Ｉｐの時間変化は、図２（
ａ）に、見られるように、ほぼ一定である。なお動作点
は、第１のゲート電圧Ｖｇ＝０Ｖとした。

【００２２】さらに顕著な相違は、図３に示すこの同一
基板を湿度雰囲気中に放置後の光電流Ｉｐの時間変化に
見られる。従来の薄膜トランジスタ型光電変換素子は、
ソース、ドレイン電極間への電圧印加による光電流Ｉｐ
の時間変化が、図３（ｂ）に示すように大きな変化をす
る。これに対して本発明の薄膜トランジスタ型光電変換
素子の光電流Ｉｐは、図３（ａ）に示されるように時間
変化が見られない。

【００２３】以上の結果から想定される暗時の薄膜半導
体層のエネルギーバンド図を図４に示す。従来例では、
電圧印加により薄膜半導体の表面側エネルギーバンドが
、電気的外乱および、薄膜半導体と保護層の界面欠陥へ
の電荷の捕獲、放出によりバンド状態を変化され、光電
流Ｉｐ、暗電流Ｉｄの時間変化を生じる。

【００２４】一方、本発明の薄膜トランジスタ型光電変
換素子では、表面側の第２のゲート電極により光電変換
素子の外部からの電気的外乱を防ぐとともに表面側エネ
ルギーバンドを図４のように略空乏化させておくことに
より、光電流Ｉｐの変化をさらに抑制できる。

【００２５】薄膜トランジスタ型光電変換素子では、動
作点における常温の光電流および光電流の温度特性（６
０℃／２５℃の光電流比、以下これを単に「温度特性」
と略記する）が重要である。また光電流の温度特性は、
光電変換素子のＳ／Ｎ比を決める上で重要である。

【００２６】本発明では、第２のゲート電極の電位を固
定することにより、ソース、ドレイン電極間の薄膜半導
体層の表面電位を安定させ、ソース、ドレイン電圧印加
による光電流Ｉｐ、暗電流Ｉｄの時間変動を抑えること
ができる。さらに光電流の温度特性を第１のゲート電圧
により制御して、所望の光電流の温度特性を得ることも
できる。

【００２７】図５に、第１のゲート電圧による光電流の
温度特性の依存性の一例を示す。図５に示される様に上
記目的が、第１のゲート電圧により改善されることが分
かる。

【００２８】第１の実施例では、第２のゲート電極を半
導体層の表面側のエネルギーバンドが略空乏状態となる
ように固定し、第１のゲート電極で温度特性などの改善
を行なったが、逆に第１のゲート電極で半導体層の界面
側のエネルギーバンドを固定し、第２のゲート電極で温
度特性などを改善する場合もある。

【００２９】第１のゲート電圧Ｖｇを所望の温度特性に
合わせて微調整し、動作点を補正すれば、所望の光電流
の温度特性が得られることは、従来例（Ｂ）においても
可能であることはいうまでもない。

【００３０】（第２の実施例）本発明の第２の実施例は
、１次元完全コンタクト型センサアレイとして、第１の
実施例と同じ工程で作成された薄膜トランジスタ型光電
変換素子および薄膜トランジスタ等からなる駆動回路を
用いて構成される。図６に本発明の薄膜トランジスタ型
光電変換素子および薄膜トランジスタ等からなる回路の
一例を示す。但し、ここでは９個の薄膜トランジスタ型
光電変換素子をもつセンサアレイの場合を取り上げる。

【００３１】同図において、薄膜トランジスタ型光電変
換素子Ｅ１〜Ｅ９は、３個で１ブロックを構成した３ブ
ロックでセンサアレイを構成している。薄膜トランジス
タ型光電変換素子Ｅ１〜Ｅ９に各々に対応してコンデン
サＣ１〜Ｃ９、スイッチングトランジスタＴ１〜Ｔ９が
接続される。また光電変換素子Ｅ１〜Ｅ９で同一順番を
有する個別電極は、各々スイッチングトランジスタＴ１
〜Ｔ９を介して、共通線１０２〜１０４のひとつに接続
されている。詳細にいえば、各ブロックの第１のスイッ
チングトランジスタＴ１，Ｔ４，Ｔ７が共通線１０２に
、各ブロックの第２のスイッチングトランジスタＴ２，
Ｔ５，Ｔ８が共通線１０３に、各ブロックの第３のスイ
ッチングトランジスタＴ３，Ｔ６，Ｔ９が共通線１０４
に、それぞれ接続されている。共通線１０２〜１０４は
、各々スイッチングトランジスタＴ１０〜Ｔ１２を介し
て、アンプ１０５に接続されている。

【００３２】スイッチングトランジスタＳＴ１〜ＳＴ９
のゲート電極は、スイッチングトランジスタＴ１〜Ｔ９
のゲート電極と同様に、ブロック毎に共通接続され、ブ
ロック毎にシフトレジスタ２０１の並列出力端子に接続
されている。したがって、シフトレジスタ２０１のシフ
トタイミングによってスイッチングトランジスタＳＴ１
〜ＳＴ９はブロック毎に順次ＯＮ状態になる。

【００３３】また図６において、共通線１０２〜１０４
は、それぞれコンデンサＣ１０〜Ｃ１２に接続され、且
つスイッチングトランジスタＣＴ１〜ＣＴ３を介して接
地されている。

【００３４】コンデンサＣ１０〜Ｃ１２の容量はコンデ
ンサＣ１〜Ｃ９のそれよりも充分大きく取っておく。ス
イッチングトランジスタＣＴ１〜ＣＴ３の各ゲート電極
は共通に接続され、端子１０８に接続されている。すな
わち、端子１０８にハイレベルが印加されることで、ス
イッチングトランジスタＣＴ１〜ＣＴ３は同時にオン状
態となり共通線１０２〜１０４が接地されることになる
。

【００３５】さらに薄膜トランジスタ型光電変換素子Ｅ
１〜Ｅ９にそれぞれ第１のゲート電極Ｇ１〜Ｇ９が対応
している。また、第２のゲート電極Ｇ１１〜Ｇ１９は、
この薄膜トランジスタ型光電変換素子Ｅ１〜Ｅ９のソー
ス電極に接続されており第２のゲート電圧Ｖｇ２＝０Ｖ
に対応する。

【００３６】図７は、図６に示した回路図にもとづいて
作成された完全コンタクトセンサの部分平面図を示す。 同図において、１１１は、共通線１０２〜１０４などか
らなるマトリックス状の配線部、１１２は本発明による
薄膜トランジスタ型光電変換素子部、１１３はコンデン
サＣ１〜Ｃ９よりなる電荷蓄積部、１１４はスイッチン
グトランジスタＴ１〜Ｔ９からなる本発明の薄膜トラン
ジスタ型光電変換素子と同一の構造である薄膜トランジ
スタを用いた転送スイッチ、１１５はスイッチングトラ
ンジスタＴ１〜Ｔ９からなる本発明の薄膜トランジスタ
型光電変換素子と同一の構造である薄膜トランジスタを
用いた放電スイッチ、１１６は転送スイッチ１１４の信
号出力を信号処理ＩＣに接続する引き出し線、１１７は
コンデンサＣ１０〜Ｃ１２からなる、転送用スイッチ１
１４によって転送された信号電荷を蓄積し読み出すため
の負荷コンデンサである。図８は、図７に示したＡ−Ａ
’断面図である。同図で明らかなように、薄膜トランジ
スタ型光電変換素子部１１２、電荷蓄積部１１３、転送
スイッチ１１４、放電スイッチ１１５、負荷コンデンサ
１１７、マトリックス状の配線部１１１等すべて、メタ
ル、絶縁層、光導電性半導体、オーミックコンタクト層
、メタル、保護層から構成される同一の構造をなす。

【００３７】また、材料等の作成方法は、第１の実施例
と同様である。

【００３８】前記の転送スイッチ１１４、放電スイッチ
１１５を本発明の薄膜トランジスタ型光電変換素子と同
一の構造である薄膜トランジスタで作成した例を示した
。しかし、この転送スイッチ１１４、放電スイッチ１１
５として、薄膜トランジスタの保護層上の第２のゲート
電極を形成しない薄膜トランジスタを用いて本発明の薄
膜トランジスタ型光電変換素子と組み合わせることもで
き、また、第２のゲート電極として、遮光性の電極を用
い、本発明の透過性の第２のゲート電極を有する薄膜ト
ランジスタ型光電変換素子と組み合わせることもできる
。

【００３９】図９に示すように、光電変換部、駆動回路
部の上にガラスなどからなる耐摩耗層１１を形成して、
ガラス等の透過性基板の裏面から発光ダイオード等の光
源１２により照明し、原稿１３を読み取るレンズレスの
完全コンタクトセンサアレイに使用できる。また本発明
の光センサアレイは、図１０に示すような等倍結像レン
ズ１４を用いたコンタクトセンサアレイにも使用可能で
ある。

【００４０】

【発明の効果】本発明は、薄膜トランジスタ型光電変換
素子のような薄膜半導体装置の保護層の上に第２のゲー
トを形成したので、薄膜半導体装置の動作点をゲートバ
イアス電圧で補正することで、その作成工程、特にＲＩ
Ｅなどで生じた薄膜半導体装置の電気特性、特に暗電流
、光電流およびその温度特性を大幅に改善する。さらに
暗電流、光電流の安定性などの信頼性を大幅に改善する
ことができる。

【図面の簡単な説明】

【図１】本発明による薄膜半導体装置の縦断面図。

【図２】本発明と従来の薄膜トランジスタ型光電変換素
子の電圧印加後の暗電流、光電流の変化の時間依存性の
比較を示すグラフ。

【図３】湿度雰囲気中での本発明と従来の薄膜トランジ
スタ型光電変換素子の光電流の変化を示すグラフ。

【図４】暗時に想定される薄膜半導体のエネルギーバン
ド図。

【図５】光電流の温度特性のゲート電圧依存性を示すグ
ラフ。

【図６】完全コンタクトセンサ回路の一例を示す回路図
。

【図７】図６に示した回路に基づいて作成された完全コ
ンタクトセンサの部分平面図。

【図８】図６に示した回路に基づいて作成された完全コ
ンタクトセンサの断面図。

【図９】本発明のレンズレス完全コンタクトセンサの一
例を示す断面図。

【図１０】本発明のレンズ付きコンタクトセンサの一例
を示す説明図。

【図１１】従来の薄膜半導体装置の縦断面図。

【符号の説明】

１　　　　　　　　　　絶縁性基板 ２　　　　　　　　　　ゲート電極 ３　　　　　　　　　　ゲート絶縁層 ４　　　　　　　　　　薄膜半導体層 ５　　　　　　　　　　オーミックコンタクト層６，７
　　　　　　ソース、ドレイン電極８　　　　　　　　
　　保護層 ９　　　　　　　　　　第２のゲート電極１１　　　　
　　　　耐摩耗層 １２　　　　　　　　光源 １３　　　　　　　　原稿 １４　　　　　　　　等倍結像レンズ １５　　　　　　　　センサアレイ基板１６　　　　　
　　　筺体 １７　　　　　　　　原稿 １１１　　　　　　マトリックス形成された配線部１１
２　　　　　　光電変換素子部 １１３　　　　　　電荷蓄積部 １１４　　　　　　転送用スイッチ １１５　　　　　　放電用スイッチ １１６　　　　　　信号出力の引き出し線１１７　　　
　　　負荷コンデンサ Ｅ１〜Ｅ９　　　　光電変換素子 Ｇ１〜Ｇ９　　　　第１のゲート電極 Ｇ１１〜Ｇ１９　　第２のゲート電極 Ｃ１〜Ｃ２　　　　　　コンデンサ Ｃ１０〜Ｃ１２　　コンデンサ ＳＴ１〜ＳＴ９　　スイッチングトランジスタＴ１〜Ｔ
９　　　　　　スイッチングトランジスタＣＴ１〜ＣＴ
３　　スイッチングトランジスタＴ１０〜Ｔ１２　　ス
イッチングトランジスタ１０１　　　　　　　　　　バ
イアス電源１０５　　　　　　　　　　アンプ １０２〜１０４　　共通線 １０８　　　　　　　　　　端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　第１のゲート電極、第１のゲート絶縁
   層、薄膜半導体層、オーミック層、ソース、ドレイン電
   極および保護層を順次積層してなる薄膜半導体装置にお
   いて、前記保護層を第２のゲート絶縁層とし、前記ソー
   ス電極およびドレイン電極間において前記保護層上に第
   ２のゲート電極を形成したことを特徴とする薄膜半導体
   装置。
2. 【請求項２】　　前記第２のゲート電極が光透過性電極
   で形成されていることを特徴とする特許請求の範囲第１
   項に記載の薄膜半導体装置。
3. 【請求項３】　　前記第２のゲート電極の電位を調整す
   ることにより、前記薄膜半導体層の前記第２のゲート電
   極側エネルギーバンドが略空乏状態に固定されるように
   なされていることを特徴とする特許請求の範囲第１項に
   記載の薄膜半導体装置。