JPS6131876B2 - - Google Patents
Info
- Publication number
- JPS6131876B2 JPS6131876B2 JP53018951A JP1895178A JPS6131876B2 JP S6131876 B2 JPS6131876 B2 JP S6131876B2 JP 53018951 A JP53018951 A JP 53018951A JP 1895178 A JP1895178 A JP 1895178A JP S6131876 B2 JPS6131876 B2 JP S6131876B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- voltage
- crystal cell
- terminal
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
本発明は液晶を用いた表示装置の駆動回路に関
する。
する。
液晶を用いたマトリツクス型の液晶表示装置を
第１図に示す。同図において１は液晶セル、２は
記憶用コンデンサ、３はMOS型電界効果トラン
ジスタ、（以後MOS FETと略す）であつて、こ
れらの３つの素子にて一絵素を構成している。４
はＸ電極、５はＹ電極、６は端子７に加えられる
同期信号に対応して動作する走査信号発生回路、
８は端子９に加えられる映像信号をサンプリング
し、そしてホールドすることにより、連続の一水
平走査分の映像信号をＸ電極４の数の並列の映像
信号に変換する直並列変換回路である。１０は各
液晶セル１の一方の共通側の共通電極である。
第１図に示す。同図において１は液晶セル、２は
記憶用コンデンサ、３はMOS型電界効果トラン
ジスタ、（以後MOS FETと略す）であつて、こ
れらの３つの素子にて一絵素を構成している。４
はＸ電極、５はＹ電極、６は端子７に加えられる
同期信号に対応して動作する走査信号発生回路、
８は端子９に加えられる映像信号をサンプリング
し、そしてホールドすることにより、連続の一水
平走査分の映像信号をＸ電極４の数の並列の映像
信号に変換する直並列変換回路である。１０は各
液晶セル１の一方の共通側の共通電極である。
次に第１図の表示装置の駆動回路について説明
する。第２図に液晶の電圧による散乱特性を示
す。第２図でＶthは液晶のスレツシヨルド電圧、
Ｖsは液晶の散乱が飽和する電圧である。そこで
中間調を表示するにはＶthからＶsまでの間、液
晶に印加する電圧をコントロールすれば良い。そ
こで第１図の表示装置について説明する。今、
MOS FET３はＰチヤンネルMOS FETである。
そして共通電極１０をアース電位にする。Ｘ電極
４には−Ｖthから−Ｖsまで映像信号に応じて変
化する直並列変換回路８から得た並列の映像信号
を加える。Ｙ電極５には０から−Ｖsの走査信号
発生回路６からの走査パルスを加える。走査パル
スがMOS FET３のゲートに加わると、その選択
された行の総てのMOS FET３はオン状態とな
り、Ｘ電極４から並列映像信号に応じた電荷が
MOS FET３を介して記憶用コンデンサ２に充電
される。そしてMOS FET３がオフ状態になつて
も記憶用コンデンサ２に蓄えられた電荷により液
晶を駆動し続ける。すなわち共通電極１０の電位
（アース電位）と記憶用コンデンサ２に蓄えられ
た電荷による液晶セル１のMOS FET３側の電位
との差の電圧によつて液晶セル１を駆動する。
する。第２図に液晶の電圧による散乱特性を示
す。第２図でＶthは液晶のスレツシヨルド電圧、
Ｖsは液晶の散乱が飽和する電圧である。そこで
中間調を表示するにはＶthからＶsまでの間、液
晶に印加する電圧をコントロールすれば良い。そ
こで第１図の表示装置について説明する。今、
MOS FET３はＰチヤンネルMOS FETである。
そして共通電極１０をアース電位にする。Ｘ電極
４には−Ｖthから−Ｖsまで映像信号に応じて変
化する直並列変換回路８から得た並列の映像信号
を加える。Ｙ電極５には０から−Ｖsの走査信号
発生回路６からの走査パルスを加える。走査パル
スがMOS FET３のゲートに加わると、その選択
された行の総てのMOS FET３はオン状態とな
り、Ｘ電極４から並列映像信号に応じた電荷が
MOS FET３を介して記憶用コンデンサ２に充電
される。そしてMOS FET３がオフ状態になつて
も記憶用コンデンサ２に蓄えられた電荷により液
晶を駆動し続ける。すなわち共通電極１０の電位
（アース電位）と記憶用コンデンサ２に蓄えられ
た電荷による液晶セル１のMOS FET３側の電位
との差の電圧によつて液晶セル１を駆動する。
次に従来の駆動回路における問題点について説
明する。そこで第１図の表示装置の一絵素分を第
３図に示し、第３図の一絵素の駆動波形を第４図
ａ〜ｄに示す。Ｘ電極１１には直並列変換回路８
から得た負電圧の並列映像信号Ｖdが加えられ、
Ｙ電極１２には走査信号発生回路６から得た第４
図ａに示す走査パルス信号が加えられる。MOS
FET１３のゲートにこの走査パルスが印加され
ると、MOS FET１３はオン状態となり、記憶用
コンデンサ１４はＸ電極１１の並列映像信号Ｖd
により電荷が充電され、端子１５の電圧はＶdと
なる。そしてゲートに走査パルスがなくなると
MOS FET１３はオフ状態となり、共通電極１６
がアースであるので、液晶セル１７の両端の電圧
Ｖdとなり、液晶セル１７を駆動する。
明する。そこで第１図の表示装置の一絵素分を第
３図に示し、第３図の一絵素の駆動波形を第４図
ａ〜ｄに示す。Ｘ電極１１には直並列変換回路８
から得た負電圧の並列映像信号Ｖdが加えられ、
Ｙ電極１２には走査信号発生回路６から得た第４
図ａに示す走査パルス信号が加えられる。MOS
FET１３のゲートにこの走査パルスが印加され
ると、MOS FET１３はオン状態となり、記憶用
コンデンサ１４はＸ電極１１の並列映像信号Ｖd
により電荷が充電され、端子１５の電圧はＶdと
なる。そしてゲートに走査パルスがなくなると
MOS FET１３はオフ状態となり、共通電極１６
がアースであるので、液晶セル１７の両端の電圧
Ｖdとなり、液晶セル１７を駆動する。
しかし、ここで２つの問題がある。まず第１
に、液晶セル１７の抵抗によるリーク電流の問題
である。この時のリーク電流は共通電極１６から
端子１５に流れる。このため端子１５の電圧波形
は第４図ｂに示す波形となり、斜線部が液晶セル
１７に加わる電圧となる。これを式で表わすと ここでv1は液晶セル１７の両端に加わる電圧Ｃ
は記憶用コンデンサ１４の容量と液晶セル１７の
容量成分、ＲLは液晶セル１７の抵抗成分であ
る。すなわちここで問題なのは、時間とともに液
晶セル１７に加わる電圧が減少することである。
に、液晶セル１７の抵抗によるリーク電流の問題
である。この時のリーク電流は共通電極１６から
端子１５に流れる。このため端子１５の電圧波形
は第４図ｂに示す波形となり、斜線部が液晶セル
１７に加わる電圧となる。これを式で表わすと ここでv1は液晶セル１７の両端に加わる電圧Ｃ
は記憶用コンデンサ１４の容量と液晶セル１７の
容量成分、ＲLは液晶セル１７の抵抗成分であ
る。すなわちここで問題なのは、時間とともに液
晶セル１７に加わる電圧が減少することである。
第２の問題は半導体の光電特性である。すなわ
ちMOS FET１３に外部光１８が照射されると、
MOS FET１３の基板１９から端子１５にリーク
電流として光電流が流れる。このため端子１５の
電圧波形は第４図Ｃに示す波形となり、斜線部が
液晶セル１７に加わる電圧となる。これを式で表
わすと ここでv2は液晶セル１７の両端に加わる電圧、
Ｃは第１式と同様の容量、ＲPは光電特性による
光電流に対応する光量に反比例する基板１９と端
子１５間の抵抗である。
ちMOS FET１３に外部光１８が照射されると、
MOS FET１３の基板１９から端子１５にリーク
電流として光電流が流れる。このため端子１５の
電圧波形は第４図Ｃに示す波形となり、斜線部が
液晶セル１７に加わる電圧となる。これを式で表
わすと ここでv2は液晶セル１７の両端に加わる電圧、
Ｃは第１式と同様の容量、ＲPは光電特性による
光電流に対応する光量に反比例する基板１９と端
子１５間の抵抗である。
実際には前記二つの問題が同時に生じるため端
子１５の電圧波形は第４図ｄに示す波形となり、
この時液晶セル１７の両端に加わる電圧v3は となり、第４図ｄの斜線部で示す様に液晶セル１
７に加わる電圧の実効値は著しく減少して、液晶
セル１７を駆動出来なくなる。
子１５の電圧波形は第４図ｄに示す波形となり、
この時液晶セル１７の両端に加わる電圧v3は となり、第４図ｄの斜線部で示す様に液晶セル１
７に加わる電圧の実効値は著しく減少して、液晶
セル１７を駆動出来なくなる。
そこで液晶セル１７を十分駆動させようとすれ
ば、｜Ｖd｜を大きくすればよいが｜Ｖd｜を大き
くすればMOS FET１３ Ｘ電極１１、Ｙ電極１
２、記憶用コンデンサ１４等の耐圧を大きくする
必要が生じ、表示装置を製造するプロセスが難し
くなる。
ば、｜Ｖd｜を大きくすればよいが｜Ｖd｜を大き
くすればMOS FET１３ Ｘ電極１１、Ｙ電極１
２、記憶用コンデンサ１４等の耐圧を大きくする
必要が生じ、表示装置を製造するプロセスが難し
くなる。
本発明はこれらの問題点を解決するものであ
り、表示装置の構成部品の耐圧を大きくすること
なくして液晶セルに加わる電圧がリーク電流に影
響されることのない表示装置の駆動回路を提供す
るものである。
り、表示装置の構成部品の耐圧を大きくすること
なくして液晶セルに加わる電圧がリーク電流に影
響されることのない表示装置の駆動回路を提供す
るものである。
本発明の構成を第５図に第１図の表示装置の一
絵素分を抜き出して示し、この駆動波形を第６図
ａ〜ｄに示す。第５図において、２０はＸ電極、
２１はＹ電極、２２はMOS FET、２３は記憶用
コンデンサ、２４は液晶セル２６の共通電極２５
と反対側の端子、２７は光、２８はMOS FETの
基板である。今、基板電圧をＶp（第５図ではＶp
＝０）、Ｘ電極２０に印加する電圧をＶd、共通電
極２５に印加する電圧Ｖcとする。そして本発明
の一例は Ｖp＝０＞Ｖd＞Ｖc ………４ の電圧関係で駆動することである。この時の駆動
波形が第６図ａ〜ｄである。第６図ａはMOS
FET２２のゲートに加える走査パルス信号であ
る。
絵素分を抜き出して示し、この駆動波形を第６図
ａ〜ｄに示す。第５図において、２０はＸ電極、
２１はＹ電極、２２はMOS FET、２３は記憶用
コンデンサ、２４は液晶セル２６の共通電極２５
と反対側の端子、２７は光、２８はMOS FETの
基板である。今、基板電圧をＶp（第５図ではＶp
＝０）、Ｘ電極２０に印加する電圧をＶd、共通電
極２５に印加する電圧Ｖcとする。そして本発明
の一例は Ｖp＝０＞Ｖd＞Ｖc ………４ の電圧関係で駆動することである。この時の駆動
波形が第６図ａ〜ｄである。第６図ａはMOS
FET２２のゲートに加える走査パルス信号であ
る。
まず液晶セル２６の抵抗成分ＲL影響について
説明する。この時、抵抗成分ＲLによるリーク電
流は端子２４から共通電極２５に流れる、このた
め端子２４の電圧波形は第６図ｂに示す波形とな
り、斜線部が液晶セル２６に加わる電圧となる。
これを式で表わすと となる。
説明する。この時、抵抗成分ＲLによるリーク電
流は端子２４から共通電極２５に流れる、このた
め端子２４の電圧波形は第６図ｂに示す波形とな
り、斜線部が液晶セル２６に加わる電圧となる。
これを式で表わすと となる。
次に光電特性による影響について説明する。光
２７がMOS FET２２の基板２８から端子２４に
光電流が流れる。この時端子２４の電圧波形は第
６図ｃに示す波形となり、斜線部が液晶セル２６
に加わる電圧となる。これを式で表わすと となる。
２７がMOS FET２２の基板２８から端子２４に
光電流が流れる。この時端子２４の電圧波形は第
６図ｃに示す波形となり、斜線部が液晶セル２６
に加わる電圧となる。これを式で表わすと となる。
実際には、液晶セル２６の抵抗成分ＲLと光電
特性との二つの影響が同時に生じるため、液晶セ
ル２６の両端に加わる電圧は、第５式および第６
式で示される第６図ｂ，ｃの波形を加え合わせた
ものとなり、その時の端子２４の電圧波形は第６
図ｄになる。
特性との二つの影響が同時に生じるため、液晶セ
ル２６の両端に加わる電圧は、第５式および第６
式で示される第６図ｂ，ｃの波形を加え合わせた
ものとなり、その時の端子２４の電圧波形は第６
図ｄになる。
実際には、一絵素当りのＲL＝６×109Ω程度で
あり、ＲPの方が一般に小さいため、第６図ｄに
示す様な電圧波形となる。
あり、ＲPの方が一般に小さいため、第６図ｄに
示す様な電圧波形となる。
以上はMOS FET１３，２２がＰチヤンネルの
MOS FETについて説明した。次にMOS FET１
３，２２がＮチヤンネルのMOS FETの場合につ
いて、従来の問題点および本発明を説明する。こ
の時第３図の液晶セル１７を駆動するにはＸ電極
１１には正のドライブ電圧Ｖdを加え、Ｙ電極１
２には第７図ａ〜ｄの同図ａに示す第４図ａとは
逆極性の正の走査パルス信号を加える。この時液
晶セル１７の抵抗成分ＲLによるリーク電流は端
子１５から共通電極に流れる。このため端子１５
の電圧波形は第７図ｂに示す波形となり、斜線部
が液晶セル１７に加わる電圧となる。そしてこれ
を式に表わすと第１式と同様になり、波形は第４
図ｂとなる。次に光電特性による光電流は端子１
５からMOS FET１３の基板１９に流れるので端
子１５の電圧波形は第７図ｃに示す波形となり、
第４図ｃの波形と同じく斜線部の電圧v2（第２
式）が液晶セル１７に加わる。そして実際には、
第７図ｂ，ｃに示す現象が同時に生じるため端子
１５の電圧波形は第７図ｄに示す波形となり、斜
線部が液晶セル１７に加わる電圧となる。そし
て、これを式に表わすと第３式と同じである。そ
して前と同様に液晶セル１７に加わる電圧の実効
値が著しく減少してしまうという同じ問題に直面
する。
MOS FETについて説明した。次にMOS FET１
３，２２がＮチヤンネルのMOS FETの場合につ
いて、従来の問題点および本発明を説明する。こ
の時第３図の液晶セル１７を駆動するにはＸ電極
１１には正のドライブ電圧Ｖdを加え、Ｙ電極１
２には第７図ａ〜ｄの同図ａに示す第４図ａとは
逆極性の正の走査パルス信号を加える。この時液
晶セル１７の抵抗成分ＲLによるリーク電流は端
子１５から共通電極に流れる。このため端子１５
の電圧波形は第７図ｂに示す波形となり、斜線部
が液晶セル１７に加わる電圧となる。そしてこれ
を式に表わすと第１式と同様になり、波形は第４
図ｂとなる。次に光電特性による光電流は端子１
５からMOS FET１３の基板１９に流れるので端
子１５の電圧波形は第７図ｃに示す波形となり、
第４図ｃの波形と同じく斜線部の電圧v2（第２
式）が液晶セル１７に加わる。そして実際には、
第７図ｂ，ｃに示す現象が同時に生じるため端子
１５の電圧波形は第７図ｄに示す波形となり、斜
線部が液晶セル１７に加わる電圧となる。そし
て、これを式に表わすと第３式と同じである。そ
して前と同様に液晶セル１７に加わる電圧の実効
値が著しく減少してしまうという同じ問題に直面
する。
そこで本発明ではこの時に
Ｖp＝０＜Ｖd＜Ｖc ………７
の電圧関係で駆動することであり、その駆動波形
を第８図ａ〜ｄに示す。第８図ａはＮチヤンネル
のMOS FET２２のゲートに加える走査パルス信
号である。この時、液晶セル２６の抵抗成分ＲL
によるリーク電流は、共通電極２５から端子２４
に流れ、端子２４の電圧波形は第８図ｂに示す波
形となり、第６図ｂと同じく斜線部の電圧v4（第
５式）が液晶セル２６に加わる。
を第８図ａ〜ｄに示す。第８図ａはＮチヤンネル
のMOS FET２２のゲートに加える走査パルス信
号である。この時、液晶セル２６の抵抗成分ＲL
によるリーク電流は、共通電極２５から端子２４
に流れ、端子２４の電圧波形は第８図ｂに示す波
形となり、第６図ｂと同じく斜線部の電圧v4（第
５式）が液晶セル２６に加わる。
次に光電流はこの時端子２４から基板２８に流
れ、端子２４の電圧波形は第８図ｃに示す波形と
なり、第６図ｃと同じく斜線部の電圧v4（第６
式）が液晶セル２６に加わる。そして、実際には
これらが同時に生じるため、端子２４の電圧波形
は第８図ｄに示す波形となり、斜線部が液晶セル
２６に加わる電圧となる。
れ、端子２４の電圧波形は第８図ｃに示す波形と
なり、第６図ｃと同じく斜線部の電圧v4（第６
式）が液晶セル２６に加わる。そして、実際には
これらが同時に生じるため、端子２４の電圧波形
は第８図ｄに示す波形となり、斜線部が液晶セル
２６に加わる電圧となる。
以上のように、従来の駆動回路による端子２４
の電圧波形と、本発明の駆動回路による端子２４
の電圧波形とを比べて明白なように、液晶セルに
加わる電圧は従来のものではMOS FETがオフし
た後時間とともに急激に小さくなるが、本発明で
はそれ程小さくならない。それは本発明では液晶
セルの抵抗成分ＲLによるリーク電流による液晶
セルに加わる電圧の低下を、半導体の光電特性に
よる光電流によつて補償しているためである。し
かし実際には光量にもよるが、ＲL＞ＲPのため、
光電流の影響の方が強くなり、第６図ｄ、第４図
ｄに示す、リーク電流にほとんど影響されない電
圧波形となる。そして本発明の駆動回路では、光
電流により液晶セルに加わる電圧が大きくなるた
め、液晶セルの抵抗成分ＲLと光電特性によるリ
ーク電流を無視した時に比べても液晶は散乱しや
すくなる。
の電圧波形と、本発明の駆動回路による端子２４
の電圧波形とを比べて明白なように、液晶セルに
加わる電圧は従来のものではMOS FETがオフし
た後時間とともに急激に小さくなるが、本発明で
はそれ程小さくならない。それは本発明では液晶
セルの抵抗成分ＲLによるリーク電流による液晶
セルに加わる電圧の低下を、半導体の光電特性に
よる光電流によつて補償しているためである。し
かし実際には光量にもよるが、ＲL＞ＲPのため、
光電流の影響の方が強くなり、第６図ｄ、第４図
ｄに示す、リーク電流にほとんど影響されない電
圧波形となる。そして本発明の駆動回路では、光
電流により液晶セルに加わる電圧が大きくなるた
め、液晶セルの抵抗成分ＲLと光電特性によるリ
ーク電流を無視した時に比べても液晶は散乱しや
すくなる。
本発明は半導体の光電特性を積極的に利用して
低電圧のドライブ電圧で液晶を駆動させるもので
ある。本来液晶は第２図に示す様にスレシヨルド
電圧Ｖdは大きく、液晶の散乱度を制御する電圧
範囲は小さいため、本発明は最非常に実用適であ
る。Ｘ電極、Ｙ電極に加えるドライブ電圧は本発
明では低電圧で良いため、MOS FET、Ｘ電極、
Ｙ電極記憶用コンデンサ等の耐圧は小さくても良
く、さらに表示装置を駆動する周辺回路の耐圧も
小さくて良く周辺回路の消費電力も大幅に低減で
きる。
低電圧のドライブ電圧で液晶を駆動させるもので
ある。本来液晶は第２図に示す様にスレシヨルド
電圧Ｖdは大きく、液晶の散乱度を制御する電圧
範囲は小さいため、本発明は最非常に実用適であ
る。Ｘ電極、Ｙ電極に加えるドライブ電圧は本発
明では低電圧で良いため、MOS FET、Ｘ電極、
Ｙ電極記憶用コンデンサ等の耐圧は小さくても良
く、さらに表示装置を駆動する周辺回路の耐圧も
小さくて良く周辺回路の消費電力も大幅に低減で
きる。
なお、今まで半導体基板電圧Ｖpをアース（Ｖp
＝０）にして説明したが、本発明はこれに限つた
ことはなく、MOS FETがＰチヤンネルの時、例
えばＶp＝＋20V、Ｖd＝10V、Ｖc＝０として駆動
させても良いことは明白である。
＝０）にして説明したが、本発明はこれに限つた
ことはなく、MOS FETがＰチヤンネルの時、例
えばＶp＝＋20V、Ｖd＝10V、Ｖc＝０として駆動
させても良いことは明白である。
第１図はマトリツクス型液晶表示装置の構成
図、第２図は液晶の電圧に対する散乱特性を示す
図、第３図、第４図ａ〜ｄ、第７図ａ〜ｄは従来
の表示装置の駆動回路を説明するための図、第５
図および第６図ａ〜ｄ、第８図ａ〜ｄは本発明の
表示装置の駆動回路を説明するための構成図およ
び波形図である。 ２０……Ｘ電極、２１……Ｙ電極、２２……
MOS FET、２３……記憶用コンデンサ、２４…
…電極、２５……共通電極、２６……液晶セル、
２７……光、２８……基板電極。
図、第２図は液晶の電圧に対する散乱特性を示す
図、第３図、第４図ａ〜ｄ、第７図ａ〜ｄは従来
の表示装置の駆動回路を説明するための図、第５
図および第６図ａ〜ｄ、第８図ａ〜ｄは本発明の
表示装置の駆動回路を説明するための構成図およ
び波形図である。 ２０……Ｘ電極、２１……Ｙ電極、２２……
MOS FET、２３……記憶用コンデンサ、２４…
…電極、２５……共通電極、２６……液晶セル、
２７……光、２８……基板電極。
Claims (1)
- １ 単位絵素が、液晶セルと、前記液晶セルを駆
動すべき電圧を蓄積する容量素子と、前記液晶セ
ルと前記容量素子のある一方の端子に接続された
前記液晶セルへの駆動電圧の供給、しや断を行な
う半導体スイツチング素子と、各々の前記絵素の
前記液晶セルの他方の端子を共通に接続する共通
電極とからなる液晶表示装置において、前記駆動
電圧の電位が前記半導体スイツチ素子の半導体基
板電位と前記共通電極の電位との間にあることを
特徴とする液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1895178A JPS54111298A (en) | 1978-02-20 | 1978-02-20 | Driving circuit of liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1895178A JPS54111298A (en) | 1978-02-20 | 1978-02-20 | Driving circuit of liquid crystal display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54111298A JPS54111298A (en) | 1979-08-31 |
| JPS6131876B2 true JPS6131876B2 (ja) | 1986-07-23 |
Family
ID=11985945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1895178A Granted JPS54111298A (en) | 1978-02-20 | 1978-02-20 | Driving circuit of liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54111298A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5646298A (en) * | 1979-09-20 | 1981-04-27 | Matsushita Electric Industrial Co Ltd | Liquid crystal display panel drive unit |
| JPS5738498A (en) * | 1980-08-21 | 1982-03-03 | Suwa Seikosha Kk | Testing system for active matrix substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108595A (en) * | 1978-02-13 | 1979-08-25 | Sharp Corp | Driving method of matrix type liquid-crystal display unit |
-
1978
- 1978-02-20 JP JP1895178A patent/JPS54111298A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54111298A (en) | 1979-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0112700B1 (en) | Thin-film transistor circuit | |
| US5936598A (en) | Capacitive load drive circuit and method | |
| JPS5875194A (ja) | マトリクス表示装置及び駆動方法 | |
| JP2708006B2 (ja) | 薄膜集積回路 | |
| JPS60107690A (ja) | 活性マトリツクスの表示スクリ−ン | |
| KR20080080117A (ko) | 강유전성 박막 트랜지스터 기반의 픽셀들을 가지는 액티브메트릭스 디스플레이들을 어드레싱하기 위한 방법 | |
| JPH06138841A (ja) | アクティブマトリックスフラットディスプレイ | |
| JP2629360B2 (ja) | 液晶表示装置の駆動方法 | |
| JP4612153B2 (ja) | 平面表示装置 | |
| JPS61256389A (ja) | 液晶表示装置の駆動回路 | |
| JPH0126077B2 (ja) | ||
| JPS6131876B2 (ja) | ||
| JPH0451835B2 (ja) | ||
| JPH04366891A (ja) | アクティブマトリクス液晶表示装置 | |
| JPH06164365A (ja) | 単相入力レベル変換回路 | |
| JP3103161B2 (ja) | 液晶表示装置 | |
| JP3434352B2 (ja) | 表示装置 | |
| JPS61116392A (ja) | 液晶表示装置の駆動方法 | |
| US7245296B2 (en) | Active matrix display device | |
| JP2962338B2 (ja) | 液晶表示装置の駆動方法を実現するデータ出力回路 | |
| JP2576854B2 (ja) | 液晶装置 | |
| JPH0766250B2 (ja) | 液晶表示装置 | |
| JP3176846B2 (ja) | 液晶表示装置の駆動方法 | |
| JPH061308B2 (ja) | マトリクス表示装置 | |
| JP2501824B2 (ja) | アクティブマトリクス型表示装置の駆動方法 |