JPS6135560A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6135560A JPS6135560A JP15524884A JP15524884A JPS6135560A JP S6135560 A JPS6135560 A JP S6135560A JP 15524884 A JP15524884 A JP 15524884A JP 15524884 A JP15524884 A JP 15524884A JP S6135560 A JPS6135560 A JP S6135560A
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- JP
- Japan
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- gate
- field effect
- effect transistor
- semiconductor substrate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76825—Structures for regeneration, refreshing, leakage compensation or the like
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電荷移送素子の低重１を音出力アンプの溝底
に関するもので゛ある。
に関するもので゛ある。
従来のＦ、 Ｇ、 Ａ （ＦｌｏａｔｉｎｇＧａｔａ
Ａｍｐｌｉｆｉｅｒ）は、Ｄ、 Ｄ、 Ｖａｎ ａｎｄ
Ｐ、 Ｊ、 ５ａｌａｓｂｕｒｙ （１９７３）”Ａ
ｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ
ａ Ｓｉｎｇｌｅ−５ｔａｇｅ Ｆｌｏａ−ｔｉ
ｎｇ Ｇａｔｅ Ａｍｐｌｉｆｉｏｒ”、１９７３ Ｉ
ＩＥＩＥ＋Ｅ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ
−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅ
ｎｃｅ 、Ｄｉｇｅｓｔ ｏｆＴｅｃｈ 、 Ｐａ
ｐｅｒｉｙ ｐ１５４−１５５に示される様に植成され
ている。この回路は、ＣＣＤの信号電荷を電気的に完全
にフローティングであるトランジスタのＴ１のゲートで
検出し、これを増幅するものである。この方式は、雑音
が極めて小さいので高感度増幅器が実現できるが、素子
の製造時にフローティング・ゲートの電位が勝手に与え
られるため。
Ａｍｐｌｉｆｉｅｒ）は、Ｄ、 Ｄ、 Ｖａｎ ａｎｄ
Ｐ、 Ｊ、 ５ａｌａｓｂｕｒｙ （１９７３）”Ａ
ｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ
ａ Ｓｉｎｇｌｅ−５ｔａｇｅ Ｆｌｏａ−ｔｉ
ｎｇ Ｇａｔｅ Ａｍｐｌｉｆｉｏｒ”、１９７３ Ｉ
ＩＥＩＥ＋Ｅ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ
−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅ
ｎｃｅ 、Ｄｉｇｅｓｔ ｏｆＴｅｃｈ 、 Ｐａ
ｐｅｒｉｙ ｐ１５４−１５５に示される様に植成され
ている。この回路は、ＣＣＤの信号電荷を電気的に完全
にフローティングであるトランジスタのＴ１のゲートで
検出し、これを増幅するものである。この方式は、雑音
が極めて小さいので高感度増幅器が実現できるが、素子
の製造時にフローティング・ゲートの電位が勝手に与え
られるため。
ゲート電位の製御が難しく、実用化に至ってなかった。
本発明は、高感度のＦ、Ｇ、Ａの不安定なゲート電位を
周期的にリセットさせることにより、低雑音で安定なＦ
、Ｇ、Ａを提供するものである。
周期的にリセットさせることにより、低雑音で安定なＦ
、Ｇ、Ａを提供するものである。
電荷移送素子の出力でアンプとして、Ｆ、Ｇ。
Ａは最も低雑音であるが、動作電圧を確定することが難
しく実用化されなかった。しかし、例えば固体撮像素子
では信号の出力が定期的に休止するブランキング期間が
あるので、この期間を利用してゲート電位をリセットし
、信号出力期間中はゲートをフローティングにすること
により上記の問題を解決することが可能になる。
しく実用化されなかった。しかし、例えば固体撮像素子
では信号の出力が定期的に休止するブランキング期間が
あるので、この期間を利用してゲート電位をリセットし
、信号出力期間中はゲートをフローティングにすること
により上記の問題を解決することが可能になる。
以下、本発明の実施例を第１図を用いて説明する。
図中、１は半導体基板、２は不純物拡散層、３゜４．５
，６．７はゲート電極である。８は絶縁膜で９は８上に
形成した電極である。同一半導体基板１内に設けた不純
物拡散層１２．１３はＭＯ５電界効果トランジスタのド
レイン、ソースとじて働き、ゲート１１はゲート５と電
気的につながる。
，６．７はゲート電極である。８は絶縁膜で９は８上に
形成した電極である。同一半導体基板１内に設けた不純
物拡散層１２．１３はＭＯ５電界効果トランジスタのド
レイン、ソースとじて働き、ゲート１１はゲート５と電
気的につながる。
また、このゲート１１は、半導体基板１内に形成された
不純物拡散層１４．１５をそれぞれソース。
不純物拡散層１４．１５をそれぞれソース。
ドレイン、電極１６をゲートとするＭｏ５ｔｉ界効果ト
ランジスタのソース１４につながる。１７は信号検出抵
抗であり、ゲー１〜５で検出した信号電圧を増幅するた
めに、前記ゲート電極１１、不純物拡散層１２，１３、
基板１からなるＭＯ５電界効果トランジスタをドライバ
として増幅器を構成する。３，４，６．７は電荷移送素
子のクロック電極であり、電極９により、ｉ１！４４ｉ
５へのクロックノイズの飛び込みを防止するものである
。１９は電源、１８は出力端子である。
ランジスタのソース１４につながる。１７は信号検出抵
抗であり、ゲー１〜５で検出した信号電圧を増幅するた
めに、前記ゲート電極１１、不純物拡散層１２，１３、
基板１からなるＭＯ５電界効果トランジスタをドライバ
として増幅器を構成する。３，４，６．７は電荷移送素
子のクロック電極であり、電極９により、ｉ１！４４ｉ
５へのクロックノイズの飛び込みを防止するものである
。１９は電源、１８は出力端子である。
第２図は、第１図の実施例に対する動作タイミングを示
したものである。同図において、φ１゜φ３は電荷移送
素子のゲートに印加するクロックパルスを表わしている
。 ’Ｏｕ ｔは、信号出力波形であり１時間領域Ａに
おいては信号出力があり、時間領域Ｂにおいては信号出
力がないとする。これは、例えば、ＮＴＳＣ方式に従っ
たビデオ信号波形などにも見られる。φ８は、第１図の
ゲート１６に印加するリセットパルスを表わす、、リセ
ットノ（ルスφ８を、信号出力のない状態、すなわち、
時間領域Ｂの時に、印加することにより、第１図におけ
るフローティング・ゲート５あるいは１１の電位をリセ
ットドレイン、ｖｌの電位にリセットされる０以上の様
に、信号出力期間中（領域Ａ）は従来と全く同様にＦ、
Ｇ、Ａとして動作するので、低雑音の増幅器として動作
する。また、（ａ号出力休止期間中（領域Ｂ）には、イ
ヒ回、一定電位にリセットされるので、アンプの動作点
を制御性よく一定に保つことができる。
したものである。同図において、φ１゜φ３は電荷移送
素子のゲートに印加するクロックパルスを表わしている
。 ’Ｏｕ ｔは、信号出力波形であり１時間領域Ａに
おいては信号出力があり、時間領域Ｂにおいては信号出
力がないとする。これは、例えば、ＮＴＳＣ方式に従っ
たビデオ信号波形などにも見られる。φ８は、第１図の
ゲート１６に印加するリセットパルスを表わす、、リセ
ットノ（ルスφ８を、信号出力のない状態、すなわち、
時間領域Ｂの時に、印加することにより、第１図におけ
るフローティング・ゲート５あるいは１１の電位をリセ
ットドレイン、ｖｌの電位にリセットされる０以上の様
に、信号出力期間中（領域Ａ）は従来と全く同様にＦ、
Ｇ、Ａとして動作するので、低雑音の増幅器として動作
する。また、（ａ号出力休止期間中（領域Ｂ）には、イ
ヒ回、一定電位にリセットされるので、アンプの動作点
を制御性よく一定に保つことができる。
第３図は、本発明の別の実施例である。第３図における
３１〜４９は、第１図における１〜１９と同じものを表
わす。第３図では、ドレイン４２と、トランジスタ５２
、負荷抵抗５３からなるソース・フォロワ回路の入力ゲ
ートの間を結合容量５０で接続し、トランジスタ５２の
ゲートには。
３１〜４９は、第１図における１〜１９と同じものを表
わす。第３図では、ドレイン４２と、トランジスタ５２
、負荷抵抗５３からなるソース・フォロワ回路の入力ゲ
ートの間を結合容量５０で接続し、トランジスタ５２の
ゲートには。
クランプ用トランジスタ５１が設けられている。
信号の出力は、５２．５３で構成されるソース・フォロ
ワ回路の出力４８から得られる。
ワ回路の出力４８から得られる。
第４図は、第３図の実施例に対するタイミング図を示し
たものである０図中、φえはリセットトランジスタのゲ
ー′ト４６に印加するパルス、φ８′は、クランピング
トランジスタ５１のゲートに印加するパルスを表わす。
たものである０図中、φえはリセットトランジスタのゲ
ー′ト４６に印加するパルス、φ８′は、クランピング
トランジスタ５１のゲートに印加するパルスを表わす。
ｖｌＩよ？ローティングゲート３５の検出する電圧波形
を示し、−Ｖｔはその反転電圧を意味している。■、は
ドレイン４２上に現われる電圧波形を示している。Ｏｕ
ｔは、出力端子４８上の電圧波形を示している１本実施
例では、４６をゲートとするリセットトランジスタのリ
セットノイズの影響を無くするものである。
を示し、−Ｖｔはその反転電圧を意味している。■、は
ドレイン４２上に現われる電圧波形を示している。Ｏｕ
ｔは、出力端子４８上の電圧波形を示している１本実施
例では、４６をゲートとするリセットトランジスタのリ
セットノイズの影響を無くするものである。
すなわち、リセットパルスφ、がＯＮになると、フロー
ティングゲート３５，４０．４１には、４６をゲートと
するトランジスタの熱雑音、あるいは１／ｆ雑音が現わ
れ、パルスφ１がＯＦＦする瞬間にその雑音電圧の瞬時
値がホールドされ、リセットレベルがわずかに変動する
。そこで、このホールドされた雑音レベルを基準に（ｎ
分電圧が重畳される。したがって、リセツ＋−５１音が
ホールドされた後に信号が出力されるまでの間に、増幅
された信号をクランプすればその影響は全く無くするこ
とができる。
ティングゲート３５，４０．４１には、４６をゲートと
するトランジスタの熱雑音、あるいは１／ｆ雑音が現わ
れ、パルスφ１がＯＦＦする瞬間にその雑音電圧の瞬時
値がホールドされ、リセットレベルがわずかに変動する
。そこで、このホールドされた雑音レベルを基準に（ｎ
分電圧が重畳される。したがって、リセツ＋−５１音が
ホールドされた後に信号が出力されるまでの間に、増幅
された信号をクランプすればその影響は全く無くするこ
とができる。
第５図は本発明の別の実施例を示したものである。第５
図における５１〜７３は、第３図における３１〜５３と
同じものである。。第５Ｕｇｉでは、端子６８の抵抗７
６およびトランジスタ７４を加えたもの、である。第６
図は、第５図に対するパルスタイミングを示したもので
ある６ｖ、の波形は、Ｂの時間領域において雑音が見え
るので、トランジスタ７４をＯＮすることにより（パル
スφ８を印加）、同図Ｏｕｔの様にきれいな波形を得る
ことができる。
図における５１〜７３は、第３図における３１〜５３と
同じものである。。第５Ｕｇｉでは、端子６８の抵抗７
６およびトランジスタ７４を加えたもの、である。第６
図は、第５図に対するパルスタイミングを示したもので
ある６ｖ、の波形は、Ｂの時間領域において雑音が見え
るので、トランジスタ７４をＯＮすることにより（パル
スφ８を印加）、同図Ｏｕｔの様にきれいな波形を得る
ことができる。
本発明によれば、フローティング・ゲート・アンブリフ
ァイヤの低雑音性を全くそこなうことなく、安定に動作
させることができる。ちなりに、この技術を１例えばイ
ンターライン型ＣＯＤ固体撮像素子に適用すると、この
素子の主要因であるＣＯＤ出カリカリセット雑音全に無
くすることができ、飛羅的に高感度の素子を得ることが
できる。
ァイヤの低雑音性を全くそこなうことなく、安定に動作
させることができる。ちなりに、この技術を１例えばイ
ンターライン型ＣＯＤ固体撮像素子に適用すると、この
素子の主要因であるＣＯＤ出カリカリセット雑音全に無
くすることができ、飛羅的に高感度の素子を得ることが
できる。
第１図、第３図、第５図は本発明の実施例を示す模式図
であり、第２図、第４図、第６図はそれぞれ第１図、第
３図、第５図に対するタイミング図である。 １・・・半導体基板、３，４，６，７°・・・ｃｃＤの
ゲート電極、５・・・ブローティングゲート、１１・・
・アンプ入力ゲート、１６・・・リセッ１〜ゲート、５
０・・・結冨 １ 図 ｆＪ２図 ’Ｐｇ ′ｆＪ ３ 図 ￥Ｊ ４ 図 ｚ ８ 背 ぜ （＜ ３
であり、第２図、第４図、第６図はそれぞれ第１図、第
３図、第５図に対するタイミング図である。 １・・・半導体基板、３，４，６，７°・・・ｃｃＤの
ゲート電極、５・・・ブローティングゲート、１１・・
・アンプ入力ゲート、１６・・・リセッ１〜ゲート、５
０・・・結冨 １ 図 ｆＪ２図 ’Ｐｇ ′ｆＪ ３ 図 ￥Ｊ ４ 図 ｚ ８ 背 ぜ （＜ ３
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成した電荷移送素子の転送電極と
該半導体基板との間に位置する電極を設け、該電極をゲ
ートとする第１の電界効果トランジスタを同一基板上に
設けた半導体装置に於て、該ゲート電極に接続した不純
物拡散層をソース（あるいはドレイン）とする第２の電
界効果トランジスタを該半導体基板上に設けたことを特
徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置に於て、第
２の電界効果トランジスタを導通させる周期が、電荷移
送素子の電荷転送周期よりも大きいことを特徴とする半
導体装置。 ３、特許請求の範囲第１項記載の半導体装置に於て、第
１の電界効果トランジスタをドライバとする増幅器を構
成し、該出力信号を、第２の電界効果トランジスタの導
通、しや断直後にクランプすることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15524884A JPS6135560A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15524884A JPS6135560A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135560A true JPS6135560A (ja) | 1986-02-20 |
Family
ID=15601767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15524884A Pending JPS6135560A (ja) | 1984-07-27 | 1984-07-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0275106A2 (en) * | 1987-01-16 | 1988-07-20 | Kabushiki Kaisha Toshiba | Charge detection circuit |
| US5247554A (en) * | 1987-01-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | Charge detection circuit |
-
1984
- 1984-07-27 JP JP15524884A patent/JPS6135560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0275106A2 (en) * | 1987-01-16 | 1988-07-20 | Kabushiki Kaisha Toshiba | Charge detection circuit |
| US5247554A (en) * | 1987-01-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | Charge detection circuit |
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