JPS6132865B2 - - Google Patents

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JPS6132865B2
JPS6132865B2 JP55145732A JP14573280A JPS6132865B2 JP S6132865 B2 JPS6132865 B2 JP S6132865B2 JP 55145732 A JP55145732 A JP 55145732A JP 14573280 A JP14573280 A JP 14573280A JP S6132865 B2 JPS6132865 B2 JP S6132865B2
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Shingo Yamaguchi
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Description

【発明の詳細な説明】 本発明は画情報処理方式に係り、特にフアクシ
ミリ受信時、復号化された画情報を記録部に転送
処理する好適な画情報処理方式に関する。
一般に、フアクシミリ装置においては、受信
時、送信側から送られてくる符号化データは、復
号部で元の１ライン分の画情報に復号化され、こ
れが記録部に転送されて、記録が行われる。この
とき、復号部で行われる１ライン分の復号化処理
速度と、記録装置で行われる１ライン分の記録処
理速度は通常一致しない。このため、従来は、復
号部と記録部との間に速度変換用のバツフアメモ
リを設けて処理速度の調和を計るようにしてい
た。
第１図は、その従来例を示したもので、送信側
から送られてくる符号化データはモデム１、通信
制御部２を介して復号部３に入力される。その復
号部３のシフトレジスタ３１内に１ランレングス
コードが貯えられると、変換テーブル３２によ
り、そのコードは対応するランレングス数値に変
換される。その値がランレングスカウンタ３３に
転送されると、クロツク発生器３４が駆動され、
クロツクが出力される。このクロツクによりラン
レングスカウンタ３３の内容は順次減算される一
方、ラインバツフア３５には、その時加えられて
いる「黒」あるいは「白」情報を表わす「１」あ
るいは「０」がそのクロツクに応じて順次入力さ
れていく。やがて、ランレングスカウンタ３３の
内容が０になると、クロツク発生器３４の駆動が
停止される。このような動作が各ランレングス毎
に順次繰り返され、符号化データの復号化が行わ
れる。ラインバツフア３５内に復号化された１ラ
イン分の個情報が貯えられると、今度は速度変換
用のバツフアメモリ４に転送される。一方、その
バツフアメモリ４からは、先に転送された１ライ
ン分の画情報が記録部５へ転送され、そこで記録
紙上に記録される。
このように、従来は、復号部３内部にラインバ
ツフア３５を設けると共に、記録部５との間にも
速度変換用のバツフアメモリ４を設けていたた
め、構成が複雑、高価になる上、転送処理に時間
を要し、受信時におる処理が遅くなる欠点があつ
た。
本発明は上記の点に鑑み、復号部から記録部へ
は直接画情報を転送することにより、速度変換バ
ツフアメモリを不要とし、構成が簡単かつ安価に
して、記録部への画情報の転送処理時間を短縮し
得る画情報処理方式を提供することを目的とす
る。
この目的を達成するため、本発明は、受信処理
をマイクロコンピユータを用いて行うと共に、そ
のランダムアクセスメモリ（以下、これをRAM
と云う）内に１ライン分の復号化された画情報が
貯えられたとき、マイクロプロセツサ（以下、こ
れをCPUと云う）を介して、その画情報を復数
ビツトずつ記録部へ転送させるように構成する一
方、記録部ではその複数ビツトの画情報の記録を
行い、その記録終了と共にCPUに割込みをか
け、次の転送処理を行わせるようにしたことを特
徴とする。
以下、本発明を図面に基づき説明する。
第２図は本発明の一実施例を示す画情報処理装
置の構成図で、６はCPU、７はリードオンリメ
モリ（以下、これをROMと云う）、８はRAM、
９は直列データを並列データに変換する変換器
（以下、これをＳ／Ｐ変換器と云う）、１０は並列
データを直列データに変換する変換器（以下、こ
れをＰ／Ｓ変換器と云う）、１１は入出力ポート
（以下、これをＩ／Ｏポートと云う）、１２は割込
制御部、１３はタイマ、１４はシステムバスであ
る。
本実施例の場合、８ビツトマイクロコンピユー
タが使用されるため、システムバス１４上には８
ビツト単位で並列データが現れ、各部に転送され
る。
このため、Ｓ／Ｐ変換器９は、シフトレジスタ
を備え、モデムからクロツクａに同期して１ビツ
トずつ入力する受信データｂを、順次、そのシフ
トレジスタに貯えて行き、８ビツト貯えたとき、
Ｓ／Ｐレデイ信号Ｃを出力するように構成されて
いる。
この信号Ｃは割込制御部１２を介して、Ｓ／Ｐ
割込信号C′としてCPU６に加えられる。
CPU６は、ROM７に記録されている制御プロ
グラムに基づいて各種処理を実行し、そのＳ／Ｐ
割込信号C′を受け付けた場合は、直ちにＳ／Ｐ
変換器９に貯えられている８ビツトのデータを並
列に読み出し、RAM８の所定の領域に格納する
受信データ割込処理Ａを実行する。
また、CPU６は、常時は、上述のようにして
RAM８の所定の領域に格納されている受信デー
タを８ビツトずつ読み出し、前述したように、
ROM７内に記憶されている変換テーブルを参照
して復号化し、その復号化した画情報を８ビツト
ずつRAM８の他の所定の領域（ラインバツフア
エリア）に格納する画情報復号処理Ｂを実行す
る。
更に、CPU６は、復号化された１ライン分の
画情報がRAM８内に貯えられたとき、最初は、
タイマ１３から一定周期で出力される信号ｄに応
じて割込制御部１２から出力されるタイマ割込信
号ｄにより、それ以降は、後述するように記録部
から出力される記録終了信号ｅに応じて割込制御
部１２から出力される記録部割込信号e′により、
画情報転送処理Ｃを実行する。
CPU６により、この画情報転送処理Ｃが実行
されると、RAM８に貯えられている１ライン分
の画情報は８ビツトずつ順次Ｐ／Ｓ変換器１０に
読み出され、そこで直列に変換される。同時に、
その直列変換された画情報ｆはクロツクｇに同期
して記録部へ送出される。
第３図は、その記録部の一構成例を示したもの
で、１４はシフトレジスタ、１５は画情報ドライ
バ、１６はサーマルヘツド、１７はセグメントド
ライバ、１８は出力時間可変のワンシヨツトマル
チである。
サーマルヘツド１６上に配列される１ライン分
の感熱記録素子は、８ビツトずつＭバイト単位Ｎ
個のセグメントに分割され、Ｍバイトずつ記録が
行われるように構成されている。
即ち、シフトレジスタ１４は１バイトのセグメ
ントレジスタ１４ＡとＭバイトの画情報レジスタ
１４Ｂから成り、上述した画情報転送処理Ｃによ
り、RAM８から画情報Ｍバイトと最後にその記
録場所を表わすセグメント情報がＰ／Ｓ変換器１
０に転送され、これらの情報ｆがクロツクｇに同
期してシフトレジスタ１４に入力される。
この転送処理Ｃの終了と同時に、Ｉ／Ｏポート
１１からは記録開始信号ｈが出力され、ワンシヨ
ツトマルチ１８に入力される。
これにより、ワンシヨツトマルチ１８からは所
定時間持続する記録信号ｉが出力され、セグメン
トレジスタ１４Ａに記憶されている情報に応じ
て、セグメントドライバ１７が駆動される。一
方、画情報ドライバ１５は、このとき、画情報レ
ジスタ１４Ｂに記録されている画情報に応じて駆
動される。従つて、そのセグメントドライバ１７
と画情報ドラバ１５の駆動により、サーマルヘツ
ド１６上の所定のセグメントの記録素子が選択的
に駆動され、画情報の記録が行われる。
ワンシヨツトマルチ１８から出力される記録信
号ｉは、サーマルヘツド１６の温度に応じてその
出力持続時間が異なり、出力停止即ち記録終了と
同時に、ワンシヨツトマルチ１８から記録終了信
号ｅから出力され、これが第２図の割込制御部１
２に入力される。
本実施例の画情報処理装置は、以上のように構
成されて、タイマから１ライン分の最小伝送時間
に対応する周期でタイマ信号ｄが出力され、これ
に応じて割込制御部１２から、第４図のタイムチ
ヤートに示すように、タイマ割込信号d′が出力さ
れると、ROM７に記録されているプログラムに
基づいて、CPU６は、先ず副走査用モータの送
りおよび他の処理Ｄを実行する。
この処理Ｄを終了すると、CPU６は、ROM８
から画情報Ｍバイトをクロツクｇと共にＰ／Ｓ変
換器１０を介して記録部へ転送する画情報転送処
理Ｃを行う。また、この処理Ｃの最後に、Ｉ／Ｏ
ポート１１から記録部に記録開始信号ｈを出力す
る。
これらの処理Ｃ，Ｄを行つている間、CPU６
は、他の割込信号を受け付けず、終了と共に、割
込可能信号ｊを割込制御部１２に送出する。
一方、記録部では、前述したように、Ｐ／Ｓ変
換器１０から送出されたＭバイトの画情報に基づ
き、記録信号ｉの出力持続時間、所定のセグメン
トの記録素子を選択的に駆動して、画情報の記録
を行う。
その間、CPU６は、処理Ｃ，Ｄの終了に続い
て画情報復号処理Ｂを実行する。
Ｓ／Ｐ変換器９からは一定間隔でＳ／Ｐレデイ
信号Ｃが出力され、処理Ｂ実行中に割込制御部１
２からＳ／Ｐ割込信号C′が出力されると、CPU
６は処理Ｂを中断して、８ビツトの受信データを
RAM８に格納する受信データ割込処理Ａを実行
する。また、この処理Ａが終了すれば、再び画情
報復号処理Ｂに戻る動作を繰り返す。
このような処理を行つているうちに、記録部に
おける記録動作が終了し、記録終了信号ｅに応じ
て割込制御部１２から記録部割込信号e′が出力さ
れると、CPU６は、この割込信号e′に基づき、画
情報転送処理Ｃを実行する。
以下、同様の動作を繰り返して、１ライン分の
画情報に対する各種処理を実行し、最後のＭバイ
トの転送処理を行つたとき、その画情報の記録終
了信号による割込は受け付けず、次のタイマ割込
信号d′を受け付けて、再び処理Ｄを実行する。
しかし、このとき、RAM８内に記録すべき１
ライン分の画情報が復号化されて貯えられていな
ければ、副走査処理は行わず、他の処理のみを実
行し、終了と共に画情報復号処理Ｂを実行する。
また、それ以降は、Ｓ／Ｐ割込C′による受信デ
ータ割込処理Ａを処理Ｂの間に実行し、１ライン
分の処理を終了する。
このように、本実施例では、記録部での記録終
了と共にCPU６に割込みをかけ、RAMから復号
化された１ライン分の画情報をＭバイトずつ転送
するようにしているので、記録部での記録速度に
合せて、復号化した画情報を転送することができ
るようになり、この結果、復号化と記録部にバツ
フアメモリを介在させる必要がなくなる。
しかも、Ｍバイトの画情報転送処理Ｃをタイマ
による時間割込とせず、記録終了信号ｅにより行
わせているので、記録部での記録時間をサーマル
ヘツド１６の温度に応じて可変しても、CPU６
に待ち時間が生じることなく、連続して各種処理
が可能となり、CPU６の稼動率が上るうえ、濃
淡のない良好な記録が行なわれるようになる。
以上のように、本発明によれば、復号部と記録
部間の速度変換用バツフアメモリが不要となり、
構成が簡単かつ安価になる上、転送処理時間が短
かくなり、しかも、CPUの稼動率が上り、良好
な記録画が得られるようになる。
【図面の簡単な説明】
第１図は従来の画情報処理装置の構成図、第２
図は本発明の一実施例を示す画情報処理装置の構
成図、第３図はその記録部の構成図、第４図はそ
の動作を説明するためのタイムチヤートである。 １……モデム、２……通信制御部、３……復号
部、４……バツフアメモリ、５……記録部、６…
…マイクロプロセツサ、７……リードオンメモ
リ、８……ランダムアクセスメモリ、９……Ｓ／
Ｐ変換器、１０……Ｐ／Ｓ変換器、１１……入出
力ポート、１２……割込制御部、１３……タイ
マ、１４……システムバス、１５……画情報ドラ
イバ、１６……サーマルヘツド、１７……セグメ
ントドライバ、１８……ワンシヨツトマルチ、３
１……シフトレジスタ、３２……変換テーブル、
３３……ランレングスカウンタ、３４……クロツ
ク発生器、３５……ラインバツフア。

Claims (1)

    【特許請求の範囲】
  1. １ フアクシミリデータ受信時における各種処理
    を行なうマイクロプロセツサと、１ライン記録時
    間に対応する一定周期で割込信号を発生してこの
    割込信号を上記マイクロプロセツサに出力するタ
    イマと、各種データを一時貯えるランダムアクセ
    スメモリと、１ライン分の画情報をＮ分割して得
    られる所定ビツト毎の画情報を順次Ｎ回記録する
    と共に、１回毎の記録動作終了毎に割込信号を出
    力する記録部とを備え、上記マイクロプロセツサ
    は、復号化された画情報を上記ランダムアクセス
    メモリに順次記憶すると共に、上記タイマからの
    割込時、上記ランダムアクセスメモリに少なくと
    も１ライン分の画情報が貯えられていれば、上記
    所定ビツトの画情報を上記記録部へ転送開始する
    一方以降は、上記記録部からの割込信号により、
    次の所定ビツトの画情報を上記記録部へ順次転送
    し、Ｎ回目の画情報転送時、上記記録部からの割
    込信号による割込を禁止するようにちたことを特
    徴とする画情報処理方式。
JP55145732A 1980-10-20 1980-10-20 Video information processing system Granted JPS5769971A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP55145732A JPS5769971A (en) 1980-10-20 1980-10-20 Video information processing system
DE19813141623 DE3141623A1 (de) 1980-10-20 1981-10-20 Faksimile-empfaenger
US06/532,328 US4459617A (en) 1980-10-20 1983-09-15 Facsimile reception apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55145732A JPS5769971A (en) 1980-10-20 1980-10-20 Video information processing system

Publications (2)

Publication Number Publication Date
JPS5769971A JPS5769971A (en) 1982-04-30
JPS6132865B2 true JPS6132865B2 (ja) 1986-07-30

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ID=15391855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55145732A Granted JPS5769971A (en) 1980-10-20 1980-10-20 Video information processing system

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JP (1) JPS5769971A (ja)
DE (1) DE3141623A1 (ja)

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Also Published As

Publication number Publication date
DE3141623C2 (ja) 1988-03-31
JPS5769971A (en) 1982-04-30
US4459617A (en) 1984-07-10
DE3141623A1 (de) 1982-06-09

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