JPS6132760B2 - - Google Patents

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Publication number
JPS6132760B2
JPS6132760B2 JP56214816A JP21481681A JPS6132760B2 JP S6132760 B2 JPS6132760 B2 JP S6132760B2 JP 56214816 A JP56214816 A JP 56214816A JP 21481681 A JP21481681 A JP 21481681A JP S6132760 B2 JPS6132760 B2 JP S6132760B2
Authority
JP
Japan
Prior art keywords
address
memory cell
cell
section
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56214816A
Other languages
English (en)
Other versions
JPS58128097A (ja
Inventor
Miki Tanaka
Kazuo Ooami
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56214816A priority Critical patent/JPS58128097A/ja
Priority to DE8282306940T priority patent/DE3276885D1/de
Priority to EP82306940A priority patent/EP0083230B1/en
Priority to US06/453,116 priority patent/US4575824A/en
Priority to IE3099/82A priority patent/IE54527B1/en
Publication of JPS58128097A publication Critical patent/JPS58128097A/ja
Publication of JPS6132760B2 publication Critical patent/JPS6132760B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体記憶装置、特に記憶セルアレイ
内の所定のセルが選択される場合必らず特定のセ
ルを経由して選択が行われるようにした半導体記
憶装置に関する。
(2) 技術の背景 半導体記憶装置、特にRAM（Randum Acess
Memory）に於いては、メモリセルがランダムに
選択されるため動作速度等の特性に選択パターン
依存性が生じる。従つて出荷試験時において各種
の選択パターンで試験が行なわれている。
(3) 従来技術と問題点 RAMにおいては記憶セルアレイ内のセルがそ
のアドレス指令で直接に選択される。従つて第５
図１の如く記憶セルアレイ内のセルａ，ｂ，ｃ，
ｄ，ｅが矢印，，，に従つて選択される
場合もあり、矢印，′，″，，に従つて
選択される場合もある。このように記憶セルの選
択パターンが変わると動作特性に変化が生じる。
そこで、従来は全ての選択パターンに於いて規定
の動作特性が満足されることを確認するため、
種々の試験パターンで試験が行なわれるので試験
に非常に時間がかかつていた。
(4) 発明の目的 本発明の目的は、動作特性の選択パターン依存
性を低減し、かつ試験の簡素化を図ることが可能
な半導体記憶装置を提供することにある。
(5) 発明の構成 本発明によれば、記憶セルアレイ中の記憶セル
を選択し、データを書き込みまたは読み出す際
に、外部から入力されたアドレス信号に対応した
記憶セルを選択するに先立ち、該記憶セルアレイ
内の特定のアドレスの記憶セルを選択する手段を
設け、必ず該特定のアドレスの記憶セルをアクセ
スした後、指定したアドレスの記憶セルがアクセ
スされる様にしたことを特徴とする半導体記憶装
置が提供される。
(6) 発明の実施例 以下、本発明の実施例につき図面を参照して説
明する。
第１図は本発明にかかる半導体記憶装置の構成
図、第２図は動作タイムチヤート、第３図は第１
図の各ブロツクを詳細に示す図である。図中１は
アドレスラツチ部、２はアドレスゲートデコーダ
部、３は記憶セルアレイ部、４はセンス増幅部、
５は出力ラツチ部である。尚、第２図の〜は
第１図の信号〜に対応し、第３図のブロツク
１〜５は第１図のブロツクに対応する。
本実施例においては記憶セルアレイ部３内のセ
ルのアクセスに先立ち必ず特定のセルがアクセス
される様にしている。すなわちアドレスラツチ部
１はアドレスラツチクロツクALCによりデータ
の読み書きを行うために選択するセルのアドレス
と必ず経由しなければならない特定のセルの固定
アドレスを設定するためのセツト信号とを一組に
して順次出力し（参照符号）、アドレスゲート
デコーダ部２へ送出する。アドレスゲートデコー
ダ部２は、上記一組の選択アドレスと固定アドレ
スをデコードし、記憶セルアレイ部３へ送出す
る。記憶セルアレイ部３は、複数の記憶セルから
なり、センス増幅部４は、記憶セルアレイ部３か
ら読み込まれたデータ信号（参照符号）を増幅
して出力ラツチ部５へ送出する。出力ラツチ部５
は増幅部４により増幅されたデータを出力ラツチ
クロツクOLCによりラツチする。
上記のように構成された本発明にかかる半導体
記憶装置は次のように動作する。
先ずアドレスラツチ部１にアドレスラツチクロ
ツクALCのタイミングで選択すべきセルのアド
レスＡと特定セルの固定アドレスセツト信号
FASを読み込む（第２図，，）。クロツク
ALCのダウンエツジごとに選択アドレスＡと固
定アドレスセツト信号FASが入力される。（第２
図，）。アドレスラツチ部１においてラツチ
されたアドレスＡと固定アドレスセツト信号
FASは第２図に示すような出力としてラツチ
され、ラツチクロツクALCのダウンエツジ間で
選択セルアドレスSA、ダウンエツジの両側で特
定セルの固定アドレスFAが一組になつて順次連
続して出力される。（第２図）。
即ち、選択セルアドレスをアクセスする間で必
ず特定アドレスのセルをアクセスするようにして
いるのである。
アドレスゲートデコーダ部２に送出された上記
ラツチ出力信号（第２図）は、デコードされて
記憶セルアレイ部３へ入力される（第２図）。
今、選択すべきセルは第５図(2)に示されるように
ａ，ｂ，ｃ，ｄ，ｅの順であるとすれば、ａと
ｂ，ｂとｅ，ｃとｄ，ｄとｅを選択する間にそれ
ぞれ固定アドレスの特定セルFCが選択される。
すなわち第１図、第３図に示した記憶セルアレイ
部３内では第５図(2)に示すように、先ずセルａが
選択されてから固定アドレスを有する特定セル
FCが選択され（矢印）、特定セルFCから次に
選択されるセルｂに移り（矢印）、再び特定セ
ルFCが選択される。（矢印′）。このような動作
がセルｃ，ｄ，ｅに関しても繰り返される。
一方第１図、第３図に示す出力ラツチ部５には
選択したセルの出力をラツチし、特特定セルFC
の出力をラツチしない様なタイミングで出力ラツ
チクロツクOLCが入力される。第４図は本発明
の第２実施例を示し、各アドレス入力ピンＡに固
定入力ピンＦを設定しておき、選択されたアドレ
スの出力が読み出された後、固定入力ピンをハイ
にすることにより固定アドレスを入力ゲート回路
IGに入力する。以後の動作は前記実施例と同様
なのでその説明を省略する。
(7) 発明の効果 以上説明した様に本発明によれば、必ず特定の
セルをアクセスした後指定したアドレスのセルが
選択されるので、動作特性の選択パターン依存性
が低減され、また試験の際にも、全セルを１回ず
つアクセスすれば全ての選択パタ−ンが試験され
ることになり試験能率は大幅に向上する。
【図面の簡単な説明】
第１図は本発明にかかる半導体記憶装置の第一
実施例を示す構成図、第２図は第１図の動作タイ
ミングチヤート、第３図は第１図の回路図、第４
図は本発明の第２実施例の構成図、第５図１は従
来のセルの選択パターン、２は本発明にかかるセ
ルの選択パターンを示す図である。 １……アドレスラツチ部、２……アドレスゲー
トデコーダ部、３……記憶セルアレイ部、４……
センス増幅部、５……出力ラツチ部。

Claims (1)

    【特許請求の範囲】
  1. １ 記憶セルアレイ内の記憶セルを選択し、デー
    タを書き込みまたは読み出す際に、外部から入力
    されたアドレス信号に対応した記憶セルを選択す
    るに先立ち、該記憶セルアレイ内の特定のアドレ
    スの記憶セルを選択する手段を設け、必ず該特定
    のアドレスの記憶セルをアクセスした後、指定し
    たアドレスの記憶セルがアクセスされ、該指定ア
    ドレスのセル情報のみが読出される様にしたこと
    を特徴とする半導体記憶装置。
JP56214816A 1981-12-29 1981-12-29 半導体記憶装置 Granted JPS58128097A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP56214816A JPS58128097A (ja) 1981-12-29 1981-12-29 半導体記憶装置
DE8282306940T DE3276885D1 (en) 1981-12-29 1982-12-23 Method for controlling read-out or write in of semiconductor memory device and apparatus for the same
EP82306940A EP0083230B1 (en) 1981-12-29 1982-12-23 Method for controlling read-out or write in of semiconductor memory device and apparatus for the same
US06/453,116 US4575824A (en) 1981-12-29 1982-12-27 Method for controlling read-out or write in of semiconductor memory device and apparatus for the same
IE3099/82A IE54527B1 (en) 1981-12-29 1982-12-30 Method for controlling read-out or write in of semiconductor memory device and apparatus for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56214816A JPS58128097A (ja) 1981-12-29 1981-12-29 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS58128097A JPS58128097A (ja) 1983-07-30
JPS6132760B2 true JPS6132760B2 (ja) 1986-07-29

Family

ID=16661992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56214816A Granted JPS58128097A (ja) 1981-12-29 1981-12-29 半導体記憶装置

Country Status (5)

Country Link
US (1) US4575824A (ja)
EP (1) EP0083230B1 (ja)
JP (1) JPS58128097A (ja)
DE (1) DE3276885D1 (ja)
IE (1) IE54527B1 (ja)

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Also Published As

Publication number Publication date
DE3276885D1 (en) 1987-09-03
EP0083230B1 (en) 1987-07-29
EP0083230A1 (en) 1983-07-06
US4575824A (en) 1986-03-11
IE823099L (en) 1983-06-29
IE54527B1 (en) 1989-11-08
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